众所周知，传统的IC设计流程通常以文本形式的说明开始，说明定义了芯片的功能和目标性能。IC设计，Integrated Circuit Design，或称为集成电路设计，是电子工程学和计算机工程学的一个学科，其主要内容是运用的逻辑和电路设计技术设计集成电路（IC）。IC设计涉及硬件软件两方面知识。硬件包括数字逻辑电路的原理和应用、模拟电路、高频电路等。软件包括基础的数字逻辑描述语言，如VHDL等，微机汇编语言及C语言。作为初学者，需要了解IC设计的基本流程：基本清楚系统、前端、后端设计和验证的过程，IC设计同半导体物理、通信或多媒体系统设计之间的关系，了解数字电路、混合信号的基本设计过程。逻辑设计者用Verilog或VHDL语言写每一块的RTL描述，并且仿真它们，直到这个RTL描述是正确的。

　　RTL电路描述介于行为描述和逻辑门级描述之间，既具有电路功能的信息，又能体现电路具体结构实现，这使得基于结构的电路测试方法有可能在RTL级进行推广或改造，同时，行为级的测试方法也有可能与基于结构的测试方法相结合，产生新的测试方法。

　　电路设计完成之后，开始版图的实现。接下来，DRC、ERC、LVS等被用来验证版图，后版图时序验证工具用从版图提取出来的电阻、电容数据来验证设计是否满足时序目标。如果电路设计阶段的时序评估不，电路必须被修改，再执行综合到版图的过程。

    在电路设计过程中，的挑战是满足时序说明，如果时序没有问题，电路设计将变得更加容易。目前的EDA界都意识到这一点：要想在版图阶段达到时序收敛，通常应该在综合阶段就考虑更多的物理设计信息。

　　其实这样做并不是从本质上解决问题，因为在综合阶段的时序评估还是基于负载模型的理论，只是现在的模型比以前的要一些，但是与实际的版图提取的负载还是有误差，因此得到的时序收敛并不一定可信。不过这些方法可以减少迭代次数，但不能真正消除迭代。

　　为了预知时序，其实应该建立一个非常可信的延迟预算模型，也就是这个模型的延迟预算应该非常可信。可信是指如果它预知电路1比电路2要快，那么实际中确实是这样。但是基于负载模型的方法不是非常可信，它需要的寄生参数信息，但在版图没有得到的情况下，你是不可能有的寄生参数信息的。

　　Logical Effort方法采用的延迟预算模型就是这样的一个模型，Logical Effort方法是评估CMOS电路延迟的一个简单方法。该方法通过比较不同逻辑结构的延迟来选择快的候选者，该方法也能指定一条路径上适当的逻辑状态数和逻辑门的晶体管大小。

　　Logical Effort延迟模型

　　建模延迟的步是隔离特定的集成电路加工工艺对延迟的影响。通常，把延迟表示为两项之积：一项是无单位的延迟d，另一项是特征化给定工艺的延迟单位τ。

　　延迟d通常由两部分组成，一部分叫本征延迟或寄生延迟，表示为p，另一部分正比于门输出端负载的延迟，叫做effort延迟，表示为：d=f+p。

　　effort延迟依赖负载和逻辑门驱动负载的特性。我们引入两个相关的项：Logical Effort捕捉逻辑门的特性，electrical effort特征化负载的影响。

　　Logical Effort捕捉逻辑门的拓扑结构对它产生输出电流的影响，它独立于晶体管的大小。electrical effort即门的增益，描述门的电子环境怎样影响它的性能。增益的简单定义是：g=Cout/Cin。其中Cout为逻辑门输出端负载的电容，Cin为逻辑门输入端的电容。

    我们可以如图1所示那样来计算延迟d。

　　少的逻辑状态不一定能产生快的电路延迟。对于反向器组成的电路，Sutherland指出：快的反向器结构发生在Cout=3.6Cin。当Cout=3.6Cin时，我们称反向器的负载为完美负载。我们可以定义门的增益为Gain=Cout/，并把它作为电路单元的延迟预算。

　　全新的IC设计方法

　　在进行IC设计过程中，重要的就是怎样快速从RTL得到GDSⅡ。利用Logical Effort理论，我们将建立新的IC设计方法。

　　首先对综合库进行分析。库中每个功能的cell会有不同的尺寸表示不同的驱动能力。我们将为这一族cell建立一个抽象cell，叫做supercell。这个supercell有固定的本征延迟和可变的大小。在对库进行分析时，我们会给supercell的延迟再加上一个可变延迟。通常库分析得到的可变延迟是每个cell驱动它的完美负载得到的延迟。

　　supercell库建好之后，利用这个库和RTL代码、设计限制等就可以进行综合了。综合的关键部分就是创建好的逻辑结构。任何设计都有许多种功能正确的电路结构。综合算法的目标是发现的电路结构来满足时序目标。

　　例如一个非常简单的库，仅仅由五个基本逻辑门组成，让我们进一步假设反向器有8个版本，而其它的门有4个版本，不同的版本表示不同的尺寸，能提供不同的驱动能力。RTL这个功能可以用不同的逻辑门拓扑结构来实现，如图2所示的三种结构。

    利用supercell代替库中的门，gain-based的综合只需要快速评估a、b、c三个结构，gain等于1的结构就能提供的时序解决方案，而传统的方法对于电路a就有128种选择。因此gain-based的综合时间将大大减少，并且非常简单，比传统的综合方法有更大的处理容量。

　　延迟计算就是利用上一节的gain-based的方法。基于supercell，时序优化设计完成之后，然后固定时序，使得接下来的布局布线与逻辑综合操作在同一平面内。

　　综合之后，首先利用supercell来布局，同时确保指定的时序保持常数。线的负载是基于网的全局布线结构来决定。基于每个supercell看到的实际负载，动态调整supercell的大小来满足时序预算。supercell的大小调整好之后，就把supercell用库中有适当驱动能力的cell来代替。这里关键的一点就是可能大小的门被选取来满足时序预算。因而会减少空间竞争，减少功耗和信号完整性问题。

　　利用详细的布线工具来调整线宽和线的间距，以保持原始的时序预算，并且确保信号完整。当然，在整个物理综合过程中，我们也会利用DRC、ERC、LVS等工具来验证各个阶段的版图，也会利用参数提取工具在各个阶段来提取参数，为supercell的大小调整以及supercell的gain调整提供信息。

　　利用supercell技术，从RTL到GDSⅡ的实现的几个主要步骤见图3。

　　这就是基于Logical Effort理论的新设计方法，特别适合于设计快速的CMOS电路。在这里我们只简单描述了它的设计思想。