sRIO一直以来都是用于嵌入式器件中的低延迟、高可靠性互连。目前的器件可提供超过所需sRIO规范子集的改进一包括可选sRIO扩展规范以及专有功能集。本刊将于七、八、九月连载三篇系列技术文章，深入讨论sRIO技术。其中，篇文章将详细分析标准sRIO功能在基带中的应用，为下一步继续讨论如何利用预处理能力改善交换器和数据通道作铺垫。第二篇文章将进一步讨论第二代和第三代器件如何提供更多的专有特性，以进一步增强3G+基带的性能和功能。第三篇文章将主要探讨如何改进第二代和第三代sRIO器件，以提高3G+基带处理能力的方法。

　　SRIO（Serial RapidIO）是一种基于高性能包交换的互连技术，主要功能是完成在一个系统内的微处理器、DSP、通信和网络处理器、系统存储器以及外设之间高速的传输数据。它成功解决了处理器集成芯片之间和线路板之间的互连问题。如果合理运用SRIO技术，可以构成信号处理网络，增强整机系统的处理能力和灵活性。

　　sRIO凭借元器件中的低延迟、高可靠性互连。现在，这些器件继续进化，出现了第二代和第三代交换器和端点器件。目前已被广泛应用，可提供超过所需sRIO规范子集的功能--包括可选sRIO扩展规范以及专有功能集。

　　sRIO概述

　　sRIO使基于交换器的对等网络标准化（见图1）。事实上，交换器本身的基本要求和功能根据规范都是标准的。基于sRIO的交换器可实现的延迟和吞吐量，以及灵活的网络拓扑结构。这些交换器可以按照先进电信计算架构（ATCA）或微型电信计算架构（microTCA）等标准提供灵活的模块化背板支持。ATCA（Advanced Telecom Computing Architecture）标准即先进的电信计算平台，它脱胎于在电信、航天、工业控制、医疗器械、智能交通、军事装备等领域应用广泛的新一代主流工业计算技术——CompactPCI标准。是为下一代融合通信及数据网络应用提供的一个高性价比的，基于模块化结构的、兼容的、并可扩展的硬件构架。正是为满足这些需求而专门设计，更大的板卡尺寸和有效的散热使系统支持更高的运算能力；多种高性能交换互连技术带来高数据带宽并实现控制与数据流量的分离；运营级的一个特点是下一代电信网所要求的5个9的高可靠性，而ATCA平台的模块化和可扩展性提供了直接的升级通道，方便了业务扩展。这也就不难理解，为什么ATCA作为PICMG标准被公布以来，仅经过了不到三年的时间，就已经从标准的认识阶段转变成被多数主流厂商所接受的阶段。

　　该sRIO标准通过采用多点传送事件控制符，实现所有器件的同步，特别是端点。主机产生控制符，而交换器需要通过交换器本身，以的延迟将这些控制符转发到其输出端口上的目的地。这种能力在基带帧同步过程中保持所有元件的同步非常有用。 所有基于sRIO的器件均可限度地提供接收器控制的流量控制。这保证了器件能够以硬件物理层的输入端口解决流量拥塞问题，而不会丢失数据包。

　　规范中的另一个标准是门铃包。这些包在sRIO系统中扮演端点中断的角色。在基带中，数字信号处理（DSP）使用这些中断来表示一个完整的IQ数据块已经收到，处理也将开始。

　　基带中的应用

　　与ATCA标准相比，sRIO标准既可以实现模块化而且还有助于硬件的可扩展性。利用该灵活性的优势，原始设备制造商（OEM）能够节省成本，并支持多种无线标准。已经出现的理想架构是集合到单个交换主板上的四个或更多数字信号处理器的多个基带卡（见图2）。

　　多家供应商现已开始提供具有sRIO互连的旗舰DSP产品。这些DSP利用多个高性能的直接存储器（Direct Memory Access，DMA）存取引擎，将数据从内部存储器传输到sRIO端口，能限度扩大端口吞吐量。而且大多数器件都分配了多个器件ID，这有助于它们成为"单点传送ID"的目标，或者在多个DSP配置了相同"多点传送ID"的情况下，成为多点传送的接收者之一。此外，一些DSP可提供能够接收任何目标ID包的混杂模式。这种灵活性对于支持特定DSP的控制流量和上行数据非常重要，该数据往往是多点传送到多样性DSP的。这种混杂模式在要求有复杂数据通道的系统中也非常有用，因为它能缓和路由限制。 除了DSP阵列之外，FPGA通常还可提供基带协处理功能，以实现高度平行的信号处理。

　　FPGA提供一定程度的物理层控制来形成系统流量，这样有助于在实现内嵌时优化系统性能。这对确保接收处理器或预处理器合适的包间距（Inter-Packet Gap，IPG）计时至关重要。在基带中采用FPGA器件能进一步减少端点间的流量，确保流量间隔的一致性，而不会发生流量突发的情况。提供一致的IPG能够使流量更好的运行，有助于处理端点，避免输入缓冲器溢出和导致重新发包。FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件。与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构，FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了即可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及个模块之间或模块与I/O间的连接方式，并终决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并终决定了FPGA所能实现的功能， FPGA允许无限次的编程。

　　基带卡上至少可以执行一个主处理器，进行系统运行和维护，并提供控制信息。为满足基础设施的可用性需求，双主机可以由具备所有合适仲裁功能的sRIO进行定义。

　　为了满足上行系统中的帧延迟要求，或者作为一个全局存储器，都需要执行支持sRIO持续高吞吐量速率的大型缓冲器。为了支持给定平台上的多个标准，这个可选缓冲器元件也许会做成模块化。许多OEM厂商已经开始认识到对这种分立式缓冲器的需求。

　　系统设计师必须意识到，利用端点存储器（如DSP存储器）作为中央存储空间的方法可能导致端点的端口拥塞。如果拥塞严重的话，终将影响端点的真正价值。而将存储器需求卸载到一个独立的器件可以缓解这个瓶颈问题。

　　结语

　　随着sRIO标准越来越多的在无线电信基础设施等应用中采用，完全理解标准以及各种设计考虑因素对系统设计师来说变得越来越重要。这在设计高端3G+应用的时候尤其有用。