1 简介
　　当今半导体集成电路（IC）的新增长点，已从传统的机算机及通讯产业转向便携式移动设备如智能手机、平板电脑及新一代可穿戴设备。集成电路封装技术也随之出现了新的趋势，以应对移动设备产品的特殊要求，如增加功能灵活性、提高电性能、薄化体积、降低成本和快速面世等。
　　层叠封装（PoP, Package-on-Package, 见图 1）就是针对移动设备的IC封装而发展起来的可用于系统集成的非常受欢迎的三维叠加技术之一[1,2]。PoP由上下两层封装叠加而成，底层封装与上层封装之间以及底层封装与母板（Motherboard）之间通过焊球阵列实现互连。通常，系统公司分别购买底层封装元件和上层封装元件，并在系统板组装过程中将它们焊接在一起。层叠封装的底层封装一般是基带元件，或应用处理器等，而上层封装可以是存储器等。
　　同传统的三维芯片叠加技术相比，PoP结构尺寸虽稍大，但系统公司可以拥有更多元件供应商，并且由于PoP底层和上层的元件都已经通过封装测试，良率有保障，因此PoP的系统集成既有供应链上的灵活性，也有成本控制的优势。事实证明，PoP为系统集成提供了低成本的解决方案。
　　为了进一步利用PoP技术的优势，系统公司可以同芯片供应商与封装公司合作，对PoP底层或上层元件进一步集成，以满足其产品需要。例如，基带芯片和应用处理器芯片可以集成在PoP的底层封装里。
　　随着集成度及电性能要求的进一步提高，以及超薄化的需求，PoP封装技术也不断发展创新，开始进入新的一代。本文将介绍分析这一领域的发展趋势。

　　封装技术的进一步超薄化使得封装翘曲成为一大问题。封装中使用了各种不同的材料，如芯片、基板、塑封等，这些材料具有不同的热膨胀系数（CTE，Coefficient of Thermal Expansion）。当整个封装经历温度变化时，例如从封装过程时的高温降到室温，由于各种材料的热膨胀系数不同，伸缩不一致，从而导致封装产生翘曲，图2简易地说明了这一原理。当封装变薄后，钢性显著降低，更容易变形，使得翘曲显著加大。

　　过大的翘曲会使得PoP封装在表面焊接（SMT）组装过程中，底层封装与母板之间，或者底层和上层封装之间的焊锡球无法连接，出现开路，见图3。
　　翘曲已成为影响PoP组装良率的关键因素。超薄化的趋势使得翘曲问题更加突出，成为一个阻碍未来PoP薄化发展的瓶颈。因此，各种新的技术和材料不断出现，用以降低封装的翘曲。在这篇文章中，我们将介绍翘曲控制方面的发展趋势。文章更进一步从一组超薄PoP试验样品，以及其它一些实际产品数据中，分析探讨超薄后可能出现的翘曲大小，以及超薄封装所带来的相应的设计、材料、生产过程中可能出现的问题和挑战。
　　2 层叠封装（PoP）的发展趋势
　　新一代层叠封装的发展趋势可以概括为：
　　IC集成度进一步提高，芯片尺寸不断加大，芯片尺寸与封装尺寸比例不断提高，使得封装翘曲也随之增加。
　　对封装的电性能要求进一步提高，倒装芯片技术（flip chip）应用普及，已代替了传统的焊线（wire bond）技术。更先进的则采用铜柱技术（Copper Pillar），以进一步缩小焊点间距。
　　同一芯片针对不同应用及客户要求采用不同封装尺寸。这使得封装材料也应随之而改变，优化。另一方面，有时客户为了提高IC制造良率和产出率，或者应用的灵活性，会把一颗大集成度的系统芯片分割成几颗小芯片，但仍然要求封装在同一封装里。这些都使得封装难以采用传统的统一的材料系统，而必须定制优化。
　　PoP底层和上层之间互连的间距（pitch）缩小。传统PoP采用0.5 mm或以上间距，现在多采用0.4 mm间距。不远的将来，0.3 mm间距将出现。间距的缩小使得上下层互连的焊锡高度产生问题。传统PoP采用焊锡球作为上下层的互连，依靠焊锡球在回流液态下自身的表面张力形成焊球高度。这一高度必须大于底层封装芯片和塑封厚度，否则就会出现焊球开路。在间距缩小、焊球直径减小的情况下，这一高度要求难以达到，必须开发新的技术。
　　在超薄化趋势下，PoP封装的各层材料厚度要求越来越薄。图4显示了基板（substrate）和塑封（EMC）厚度的薄化趋势。基板厚度已从常见的0.3 mm薄化到0.2 mm左右，甚至0.13 mm。而塑封厚度则从0.28 mm降至0.2 mm和0.15 mm。至于芯片本身，厚度也已达0.1 mm以下，0.05 mm芯片也将出现。封装薄化带来的问题就是封装翘曲显著增加。许多新的POP技术的开发及新材料的应用也是针对降低封装翘曲。

　　顺应上述趋势，POP在封装技术和材料使用上也出现新的发展。
　　在封装技术上，相继出现了裸芯倒装的底层封装（PSfcCSP）和穿塑孔技术（TMV, Through-Mold-Via），见图5。裸芯倒装的翘曲一般会较大。穿塑孔技术弥补了这一缺点。穿塑孔技术是在传统的塑封基础上，在上下层封装互连焊接点处打孔穿透塑封，再通过焊锡球柱形成上下层连接[3-5]。穿塑孔技术具有一些显著优点。首先，它可以通过塑封材料降低封装翘曲，可以使用更高的芯片/封装尺寸比，这就使得更大芯片的封装成为可能。其次，上下层封装互连的焊锡球因为有塑封的支撑和间隔可以使用更细的互连间距。
　　为进一步薄化TMV塑封层，现在又出现了裸芯的TMV（Exposed-die TMV），即把塑封层高度设计成与芯片平齐，使芯片顶部裸露。这样整个封装的高度可以进一步降低，但翘曲相对也会增加一些。

　　为降低封装翘曲，各种新的材料也不断出现，主要表现在材料特性的改善上。图6显示了基板核（Core）以及塑封（EMC）的热膨胀系数（CTE）的发展趋势。在基板方面，热膨胀系数低的基板核有利于降低大芯片封装翘曲，因此新的基板核材料的热膨胀系数在不断降低。原来标准的基板核热膨胀系数一般在15-17 ppm左右，然后出现了CTE在9-12 ppm之间的低CTE基板核，现在CTE在5-7 ppm间的超低基板核也已相当普及，一代的已接近2-4 ppm。与此同时，塑封材料的CTE特性则不断升高，各种高CTE的塑封材料也层出不穷，常温下的CTE值已从原有的10 ppm左右升至20-30 ppm之间。这些新材料的研发极大地帮助改善了因薄化而产生的翘曲问题。

　　为了探索封装超薄化后可能出现的翘曲情况，以及超薄所带来的相应的设计、材料、生产过程中可能出现的问题和挑战，我们设计并实际组装了一组超薄TMV试验样品，见图7。
　　表1中所列为试验设计参数。芯片厚度为60μm，相应的塑封层厚度采用0.15 mm厚。分别使用了两种基板设计：一种为4层板共计0.23 mm厚，另一种为2层板共计0.17 mm厚。整个封装大小尺寸为12 mm。为了研究不同芯片大小尺寸对翘曲的影响，我们使用了三种从小到大的芯片尺寸，分别为5 mm，6.5 mm，8.7 mm。在材料使用上，采用了一种超低CTE的基板和一种高CTE的塑封组合。

　　图8和图9分别显示了使用4层0.23 mm基板和2层0.17 mm基板封装不同尺寸芯片时的翘曲数值。这些翘曲数值是通过莫尔条纹投影仪（shadow moiré）  测量的平均值。根据业界惯例，正值翘曲表示翘曲为凸形，而负值翘曲表示翘曲为凹形，如图中所示。

　　从图中数据我们可以得出一些很重要的结论：
　　封装超薄化后，翘曲对芯片大小非常敏感。不同尺寸的芯片封装后翘曲相差非常大，甚至翘曲的方向都会改变，例如图8中在回流温度260℃时的翘曲，当芯片为5 mm时翘曲方向是凸形正90μm（正值），而芯片为8.7 mm时翘曲变成了凹形负100μm（负值）。
　　对于大芯片（8.7 mm），超薄化后的封装翘曲非常大，超过了一般要求的翘曲水平（100μm以下）。所以，大芯片超薄封装的翘曲极具挑战性。另一方面，也不是说芯片越小翘曲就会越小，如设计或材料选择搭配不当，小芯片封装会比大芯片封装的翘曲更大。例如图9中所示，5 mm芯片比6.5 mm及8.7 mm芯片的翘曲都大。原因是不同大小的芯片翘曲方向有可能不同。
　　通常所说的采用低CTE的基板和高CTE的塑封组合有利于降低翘曲，是针对封装大芯片时当翘曲方向在室温下是凸形而高温下是凹形时才成立。而当使用小芯片时，翘曲方向有可能反过来，此时上述观点将不再成立，而必须使用高CTE的基板配低CTE的塑封组合，才能降低翘曲。
　　图中数据显示，同一套材料组合及设计很难适用于各种不同大小的芯片。
　　综上所述，新一代超薄封装将会使翘曲大小和方向出现各种可能，而且相当敏感，难以只凭经验预估。所以，必须定制优化，并在设计时使用相关的计算机有限元翘曲模型模拟仿真，以帮助预估封装的翘曲及改善的方如各层厚度和材料的选择搭配。
　　5 基板薄化对翘曲的影响
　　在基板设计时，可选择采用不同的层数和厚度。除了对基板电性能的考虑之外，这些因素对封装的翘曲也有影响。图10显示了使用4层板和2层板的封装在翘曲上的差别。对大芯片封装而言，使用4层基板的封装翘曲比2层基板的会更大。这是因为4层基板含更多的金属层和绝缘层，这些材料具有相当高的CTE，从而使得4层基板的整个基板有效CTE值要比2层基板的大，翘曲也就相应增大。相对而言，基板层数越多，或者基板核越薄，基板核所起的作用就越小，翘曲就会加大。以此类推，采用出现的无核基板（Coreless Substrate）的封装翘曲将会是更大的挑战。

　　基板变薄后带来的另一个问题是基板设计公差的影响增大。传统基板使用很厚的核，核在整个基板的机械性能上起主导作用，所以设计公差的影响并不明显。但当基板变薄后，核的主导作用变弱，各层厚度的设计公差所带来的成品基板差异就不能再忽略了。图11显示了一例基板设计时公差控制的影响。组数据采用标准设计共差，结果封装的翘曲在回流高温时为96μm，超过客户指标（90μm）。第二组数据为改进版，对基板各层厚度的公差做了进一步控制，尤其是金属层（信号层）。结果这一组的翘曲得到改善，降低了12μm，达到了客户指标要求。这说明当基板变薄后必须加强对公差的控制，同时，当封装产品开发已进入阶段，其它各种参数都已定型的情况下，也还有可能通过对基板各层的厚度公差进行优化控制，以进一步改善翘曲，达到客户指标。

　　基于类似的原因，我们发现，基板变薄后，不同基板厂商生产流程控制差异所造成的成品基板差异也变得更加明显，必须加以更严格的控制[6]。尤其是在现代的商业模式下，同一基板总是从几家不同供应商进货。图12显示了一例同一设计但来自不同供应商的基板对封装翘曲的影响。数据表明，使用三个供应商的基板进行封装的翘曲都不同，相差达20μm。其中供应商B和C的基板封装的翘曲都超标。而即使是同一供应商A，不同的生产流程控制也会造成翘曲差异。

 
　　进一步研究造成基板差异的根源，我们也测量了这些基板在封装之前裸基板每个单元本身的翘曲。图 13 显示的是来自不同供应商的裸基板在封装之前其自身的翘曲比较。可以看出，基板薄化后，不再像传统的厚基板那样平整，裸基板本身就会产生很大的翘曲（可达100-200μm），而且翘曲随不同的供应商，不同的生产流程控制而不同。另一个发现是，裸基板本身的翘曲可随不同的基板核材料而呈现完全不同的状态。
　　裸基板本身的翘曲除了会影响封装的翘曲之外，还会影响封装过程的可制造性（manufacturability）。例如在芯片倒装过程中，如果裸基板的翘曲过大，会使芯片倒装无法实施。

　　封装薄化之后，基板对设计公差及供应商生产流程的差异都变得更加敏感。因此，必须采用更严格的公差控制和供应链的控制，才能更好地控制封装的翘曲。
　　6 超薄裸芯片的翘曲
　　芯片本身也在不断薄化，从100μm降至80μm，60μm，甚至50μm以下，而芯片本身的翘曲问题也开始出现。图14显示的是一颗厚度为50μm ，大小为8 mm×8 mm的裸芯片在不同温度下的翘曲。图中数据表明50μm厚的芯片本身的翘曲可以由室温下的正50μm （凸形）变为高温260℃下的负40μm （凹形），这种程度的翘曲还是很显著的。需要说明的是，芯片本身的翘曲也会因不同的设计和制造过程而不同，不能一概而论。
　　超薄芯片本身的翘曲主要是由于硅晶和随后一层一层的低k电路（low k layer, BEOL）之间不同的热膨胀系数引起的。当芯片厚时，由于硅晶的钢性很高，不易变形，但当芯片很薄时，钢性显著降低，翘曲也随之显著增大。
　　芯片本身的翘曲会增加组装过程中的困难，及芯片倒装过程的良率，也会对整个封装的翘曲产生影响。

 
　　本文论述了新一代叠层封装（PoP）的发展趋势。主要表现在芯片/封装比增大，倒装芯片及铜柱技术的应用，上下封装层互连间距缩小，以及封装超薄化。为此新的PoP技术例如穿塑孔TMV等因应而生，新一代超低CTE基板和超高CTE塑封材料等也开发迅猛，以降低因超薄化引起的封装翘曲。文章进一步讨论了封装翘曲这个已成为阻碍新一代PoP发展的瓶颈问题和面临的挑战。基于收集的生产实验数据，可以得出如下结论：
　　超薄化后的封装翘曲对芯片尺寸大小相当敏感。
　　封装的各层厚度设计以及封装材料的选取必须根据不同应用，不同芯片的大小进行定制优化，采用不同的组合才能控制好翘曲。很难再使用传统的同一材料配置适用于不同产品设计的开发模式。
　　超薄化后基板的设计公差以及不同供应商的生产流程差异对封装翘曲的影响变得更加显著，因此有必要采取更严格的公差控制以及供应链的控制。
　　芯片超薄化后也会使裸芯片本身出现显著的翘曲问题。
　　参考文献
　　[1] Yoshida, A., et al, “A study on Package Stacking Process for Package-on-Package （PoP）,” Electronic Components and Technology Conference, 2006.
　　[2] Lin, Wei., et al, “Material and Package Optimization for PoPWarpage Control,”  NEPCON 2007,  Shanghai.
　　[3] Kim, JinSeong, et al., “Application of Through Mold Via （TMV） as PoP base package,” Proc 58th Electronic Components and Technology Conf, Orlando, FL, May. 2008.
　　[4] Zwenger Curtis, et al., “Surface Mount Assembly and Board Level Reliability for High Density PoP （Package-on-Package） Utilizing Through Mold Via Interconnect Technology”, SMTAI , 2008.
　　[5] Yoshida, A.; Wen, Shengmin; Lin, Wei; Kim, JaeYun; Ishibashi, K., “A study on an Ultra Thin PoP using through mold via technology,” Proc 61th Electronic Components and Technology Conference , Lake Buena Vista, FL, May  2011, pp. 1547-1551.
　　[6] Lin, Wei, et al, “Evaluation of Raw Substrate Variations from Different Suppliers and Processes and their Impact on Package,”    Electronic Components and Technology Conference,  2012.
　　作者简介
　　Wei Lin, Amkor Director, Mechanical Engineering, Amkor Technology, Chandler, Arizona, USA.  Wei.Lin@amkor.com