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手把手教你FPGA与RT以及Host端通信

文章出处:eetrend 发布时间: 2017/03/21 | 629 次阅读

在ECM中,会涉及到FPGA、RT以及主机,那么三者之间是如何进行数据流的传输呢?本文将以cRIO-9068为例,带大家了解整个编程以及实现过程。

一、FPGA、RT以及主机数据流之间的通信概览

在一个含FPGA的Real-TIme系统中,FPGA负责采集信号,然后将采集的数据传输至RT端进行监控、处理,同时在主机进行数据的显示、记录或者发送命令。典型的基于cRIO的Real-TIme系统如下图所示:

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数据在Real-TIme系统中主要分为两种,一种是比如消息,命令等等,此类数据我们只关注其最新的值,主要通过标签、消息进行数据的传递;另外一种是数据流,我们需要获取所有的数据信息,而不仅仅是最新值,主要通过网络流、FIFO进行传递。

对于采集卡采集到的数据,我们有时候是希望对其进行记录,并在Host端进行显示观测。通常,FPGA与RT是通过FIFO进行数据流的传输,而RT则采用网络流与主机传输数据。本文将以cRIO-9068为例,展示从信号采集到上位机显示的整个过程,帮助大家更好地了解Real-TIme系统的数据处理方式

二、硬件&软件

数采卡:NI 9263
设备:cRIO-9068;RIGOL示波器
软件:LabVIEW; LabVIEW Real-Time;LabVIEW FPGA;CompactRIO
(可以在NI Max中查看自己所安装的软件、驱动以及模块的版本,保持cRIO-9068中的软件版本正确)
最终,硬件连接如图。

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三、设计过程

1)新建项目
打开LabVIEW,新建项目,在项目浏览器中,右键我的项目,选择添加目标设备,将硬件cRIO-9068以及NI 9263一并添加入新建的项目。

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2)FPGA.vi的设计
首先我们需要在FPGA中产生一个正弦信号,经由NI 9263的模拟端口输出。

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注意:此处不能使用单周期定时循环,因为该vi无法在一个时钟滴答内完成执行。关于单周期定时循环参考链接:

由于要将FPGA产生的正弦波信号传到RT端进行显示等处理,属于数据流的传输,因此我们在此处使用DMA FIFO()。

在项目浏览器中FPGA下右键新建一个FIFO,其FIFO设置如下:

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其中在Type处选择类型:Target to Host-DMA,大小使用默认的即可。在Data Type中选择数据的类型,此处我们传输的是无符号的32位数据,因此选择U32即可。

3)RT.vi的设计
RT端的vi主要由两部分组成,一部分是从FIFO中读取从FPGA传来的数据,一部分是建立网络流,将数据传给主机进行检测。这里要注意的是,由于我们需要的是打开主机随时读取数据,主机程序运行时候。

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RT端的vi主要由两部分组成,一部分是从FIFO中读取从FPGA传来的数据,一部分是建立网络流,将数据传给主机进行检测。这里要注意的是,由于我们需要的是打开主机随时读取数据,主机程序运行时候,会产生一个信号,使RT端的网络流端建立并且写入数据。因此,我们新建一个布尔变量,作为这个传递信号。

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因此,在RT端,我们对主机的数据传递主要使用了两种方式,一种是网络流,用于每一个数据传递;另一个是网络变量,获取布尔控件的最新值。

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在FIFO波形的传递过程中,经常使用到以下两个数,这里做多一些的介绍。

Normalize Signal Generation Parameters & Sample Rate To Loop Time

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这两个会经常搭配使用,主要是对FPGA部分产生波形的波形参数进行设置,其中主要是对波形的频率以及采样频率(在FPGA端则需要使用Loop Time函数),后面会连接使用“Write/Read Control”节点。

在网络流的设置中,按照常规:建立写端-写入-关闭的顺序,其中注意的是,主机在建立的时候设置超时(Time out)默认是-1,会无限时间的等待下去。且写入端的名字不能和读取端的名字有重合部分,不然会报错的。

至此,我们完成了RT端以及FPGA的程序编写。但是,在有些情况下,我们会希望cRIO里面的程序固定,上电即可运行(比如上电即可采集或者产生波形),而我们可以随意的不定时的使用主机通过局域网随机抓取一段cRIO数据,因此我们需要在主机上(host端)新建一个vi实现此功能。

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为了方便起见,此处新建的主机vi和RT等程序放在一个项目内,实际应用中新建一个项目,在新的项目中编写主机的代码。

4)Host.vi的设计

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在主机上,我们这里简单的只是读取,首先会赋值给共享变量在从而在RT端建立网络流写入端写入数据。

5)整个系统显示如下

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