RISC-V社区正在转向一个全新的安全创新平台，以期凭借出色的简便性地减少攻击面，同时让设计者能够自行评估开源架构的安全性。RISC-V平台及其安全协议栈可助力开发人员打造全新的解决方案，从而在如今互连设备激增犹如“蛮荒西部”一般的环境中抵御像Meltdown（熔毁）和Spectre（幽灵）这类难以规避的漏洞。

　　在2018年6月举办的第45届计算机架构国际研讨会上，计算机先驱David Patterson和John Hennessy在他们的图灵讲座中介绍了“计算机架构的新黄金时代”。他们描述的黄金时代包含以下四个要素：

　　·  域特定的软硬件协同设计

　　·  开放指令集

　　·  敏捷的芯片设计

　　·  增强型安全性

　　RISC-V（读作“risk-5”）采用极具吸引力的开源指令集架构，可推动域特定的架构实现快速发展并提高该领域的投入，同时，它也成为了处理器安全性的重心。

　　这里介绍一些背景信息，自2014年12月起，Microchip的现场可编程门阵列（FPGA）业务部门一直致力于推广RISC-V。我们对RISC-V及其潜在能力的关注涉及多个层面，包括自由创新、掌控旗下处理器产品的未来发展以及降低成本。 这些层面属于内在因素，能够帮助我们凸显差异化，从而在市场竞争中脱颖而出。对我们而言，RISC-V还意味着一个全面把握处理器安全性的代际机遇。全面把握处理器安全性是一个协作性的外在层面，能够让安全有机会开展合作，携手攻克大家共同面临的计算机安全问题。

　　我们在全面把握FPGA安全性的过程中能够获得丰富的经验，这有助于我们深入了解计算中存在的硬件安全威胁，同时应对业界在寻求这些威胁的解决方案过程中所面临的挑战。我们早在2008年就开始深入研究FPGA安全性，然后在2012年推出首款采用集成处理器子系统的FPGA并开始实现盈利。当时，为了让客户能够构建安全应用，我们需要创建一种从基础安全硬件开始的分层方法。这样，我们便可构建一个可实现设计安全或IP保护的层，随后客户可以依托该层建立应用层。在这一过程中，我们发现了边信道攻击的问题，例如可以轻松提取密钥的差分功耗分析（DPA）。我们因此成为了惟一部署由CRI（已被Rambus收购）提供的DPA对策的FPGA供应商。

　　之后，我们将在FPGA安全性方面的经验应用到了处理器安全状态上。结果发现，在几十年前处理器安全性尚未引起市场关注之时，处理器的基础硬件层就已经建立。当时的指令集架构（ISA）通过对脆弱的系统进行不完善的修补来应对安全计算不断增长的需求。我们当然也敏锐地意识到边信道的问题，尤其是微架构边信道问题，因为通过这些边信道，可以利用编程人员已屏蔽的处理器实现功能来泄漏信息。随着Spectre和Meltdown漏洞的公布，整个计算行业开始意识到微架构边信道问题带来的威胁，因此亟需重建计算机架构的硬件基础。

　　正如我所指出的那样，我们立即发现了RISC-V作为重建计算硬件基础平台的潜力，而发现者并非只有我们。在早的一场RISC-V专题研讨会上，LowRISC和Shakti处理器项目组发表了以安全性为主要内容的演讲，自此之后，安全性一直是RISC-V的重要主题。这两个示例重点说明了RISC-V支持的协作范围。Shakti处理器项目由印度政府提供资助，对一些国家/地区而言，这是使用RISC-V赢得某种技术独立的良机，而LowRISC则由快速发展的开源硬件运动提供支持。RISC-V行业的活动在不断增加，安全相关的内容也随之快速增长，在2018年12月的首届RISC-V峰会中，55场会议中有13场涉及到安全性。