ICE1QS01芯片电路组成图

出处:zab 发布于:2011-05-09 00:00:00 | 2636 次阅读

     E1QS01芯片主要由比较器,触发器和数字处理电路组成,具体如图1所示。

ICE1QS01芯片电路组成

图1  ICE1QS01芯片电路组成

  在图1所示的电路中,左上角部分为折弯点(foldback point)校正单元。该部分电路的功能是在MOSFET导通期间,从脚RZI流出一个电流,电流源CS4提供的0.5mA的电流被扣除,所得到的电流I4乘以0.2(即为I3),被馈送到IC的PCS脚,从而增加PCS脚外部电容的充电电压斜率。当AC线路电压升高时,MOSFET的导通时间缩短,输出功率保持不变。主线电压通过Vcc偏置绕组并经连接在脚RZI上的一支电阻来检测。

  在脚RZI内部,门限电平5V和4.4V的比较器用于初级调整,门限电平1V和50mV的比较器分别是振铃抑制时间比较器和过零信号比较器。

  在图1的右上角是计数器、定时器和比较器组成的数字频率降低电路以及反相输入端为VRM=4.8V与VRH=4.4V并带VRH锁定的比较器和反相输入端VRL=3.5V并带VRL锁定的比较器。

  在图1的中央是软启动和通—断(on-off)触发器。软启动触发器通过通—断触发器的上升沿(并利用沿检测器ED1)置位。通—断触发器通过反相输入端15V的比较器(图1左下方)置位。该比较器上面是20V的Vcc过电压比较器,下面是14 、5V和9V的欠电压比较器。IC脚PCS内部电阻R2连接一个开关,该开关由一个与门输出控制,与门的输入来自通—断触发器的输出。在开关接通时,脚PCS外部电容放电到1.5V。当进入PCS脚的电流低于100μA时,在主线欠电压比较器输出产生一个低电平输出信号。该输出信号经一个与门和或门电路置位脉冲锁定触发器,与门的另一个输入是接通时间触发器的反相输出。

  位于图1中间下方的是突发触发器和脉冲锁定触发器。突发触发器由IC脚SRC内的2V比较器输出置位。突发触发器的输出,连接到脉冲锁定触发器的置位输入。脉冲锁定触发器的输出,影响接通时间触发器的复位输入。接通时间触发器的输出,连接到IC脚OUT内的输出缓冲器。脉冲锁定触发器也可由20V的过电压比较器置位。

  IC脚SRC内部的电流源CS1为SRC脚外部电容器提供500μA的放电电流。与CS1并联的电流源CS2,通过软启动触发器激活。CS2的电流通过50ms定时器控制逐步改变,以此为软启动产生上升的调节电压。

  一个20kΩ的上控电阻R1下端在内部连接到SRC脚,上端通过开关连接到5V的参考电压。该开关由一个触发器的输出控制,该触发器通过接通时间触发器的输出下降沿置位,以产生振铃抑制时间。接通时间触发器由过零信号经过一个与门复位,该与门的另一个输入是下部第二个触发器的输出。当RZ1脚上的脉冲高度超过4.4V的门,第二个触发器置位。

  在图1右上部的数字频率减小电路中,4位加/减(UP/DOWN)计数器的寄存数决定变压器退磁后的过零信号数。过零信号计数器计数输入过零信号,并由一个比较器检测和放大。只要过零计数器存储数与加/减计数器存储数相等,比较器就发送一个输出信号至接通时间触发器,从而使功率MOSFET导通。为避免抖动,加/减计数器的存储数仅在50ms定时器确定的每个50ms周期之后加1或减1改变,这种变化取于VRH和VRL锁存状态。如果两个锁存处于低态,计数器增加1。如果仅VRL锁定置位,加/减计数器仍不变化。如果VRL和VRH被置位于高电平,加/减计数器减少1。在此之后VRH与VRL锁定被复位。在接下来的50ms内,VRH与VRL锁存将再次置位。当IC脚SRC上电压VSRC<3.5V时,VRL锁定置位,加/减计数器加1;当VSRC>4.4V时,VRH锁定置位,加/减计数器减1。在一个大的负载跳跃这后,为能迅速调节到的功率电平上,只要VSRC>4.8V时,加/减计数器被置位到1(0001)。



  
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