摘　要:介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0. 5μm CMOS工艺下实现,电源电压为5 V,采样频率为10MHz,输入信号频率为1MHz时,输出信号无杂散动态范围( SFDR)为73. 4 dB,功耗约为20 mW。

　　随着通信技术、图像处理技术和多媒体技术的迅猛发展,数字信号处理中的ADC被广泛应用于各个领域,整机系统对ADC的性能提出了越来越高的要求。与其他ADC相比,流水线A /D转换器具有速度快、高、功耗低等优势,因此在工业自动化各个领域得到了十分广泛的应用。

　　采样保持电路是模数转换器中采集模拟信号电压值的模块电路,是流水线模数转换器中的一个关键模块。采样保持电路的作用是在采样阶段对模拟信号准确采样,在保持阶段并将采样的结果保持一定的时间,以供MDAC (乘法余量增益)电路进行量化处理,以提高模数转换器对较高频率输入信号的处理能力。

　　1　开关设计

　　采样保持电路中,传统的模拟开关一般采用NMOS, PMOS单沟道模拟开关,但单沟道模拟开关的导通电阻都是非线性的,在传输模拟信号时都会引起信号的畸变失真。

　　由于MOS开关还存在着寄生电容,而MOS管的栅极控制脉冲信号会通过寄生电容耦合到模拟开关的输入与输出,造成了开关导通电阻的非线性,还有沟道电荷注入效应和时钟馈通效应。为了更好地解决上述问题,引入栅压自举开关。如图1所示。

　　自举开关工作原理:当CLK为高电平时,M2 导通, M3 截止,从而使采样开关M4 截止,同时M1 和M6 导通,对电容C充电至电源电平;当CLK为低电平时,M3 导通,M1 ,M2 和M6 截止,此时电容C两端的电压约为电源电压值,因此加在采样开关M4 的栅源端电压值不随输入信号发生变化,开关导通电阻的线性度大大改进;同时由于Vgs的增大,开关导通电阻显着减小,增大了输入信号的带宽。

图1　栅压自举开关电路图

　　2　全差分运算放大器的设计

　　对用于高速、高A /D转换器的放大器,一般对其运放的性能要求是:高的开环增益、大的单位增益带宽、高的共模抑制比和大的输入输出摆幅、有足够的相位余量保证运放可以稳定工作,还有功耗低等。通过对四种运算放大器的各个特点进行比较可知:增益方面多级运放和增益提高型比较高;速度方面套筒式共源共栅运放,折叠式共源共栅运放次之,而多级运放;输出摆幅方面多级运放;功耗方面套筒式共源共栅;噪声方面套筒式共源共栅和多级运放都较低。

　　本文采用的全差分运算放大器是在折叠式共源共栅结构基础上做了些改进,电路结构如图2所示。

图2　全差分运算放大器电路图

　　本文采用的运算放大器级采用改进的折叠式共源共栅放大,与传统的折叠式共源共栅电路相比,由于相同条件下, P管的噪声小于N管的噪声,因此放大器的输入端N管差分对变为P管差分对。第二级采用单管共源级放大,这使放大器内部出现了一个高阻节点,从而引入了一个新的低频极点,这样做虽然牺牲了一定的带宽,并且需要进行频率补偿,但同时改进了开环增益和输出摆幅,这种折中有利于放大器性能的提高。可以得到运放的低频增益为:

　　运放的极点可以表示为:

　　其中CC 为级联米勒补偿电容; CL 为负载电容; p1 为补偿后的次高频极点; p2 为补偿后的高频极点; p3为补偿后的运放主极点。本文设计的运放产生一个主极点和两个高频复极点,经过米勒补偿后,运放的主极点和高频极点由于米勒效应而分离开,主极点由级输出电阻以及补偿电容和放大倍数的乘积决定,与传统的米勒零极点补偿相比,级联米勒电容补偿的负载电容范围更大,不需要零点补偿电阻,而且没有直接的高频馈通通路,大大改善了运放的电源抑制比,还能够利用较小的补偿电容获得很好的速度和相位裕量。

　　在MOS管的尺寸的选取上,为了获得更高的速度和更低的功耗,在信号传输通路上的MOS管沟道长度尽量取值,如M10 ,M11 ;同时为了保证放大器的增益尽可能大,级级联负载管的沟道长度取值较大,如M6 ,M7 ,M8 和M9 ;为了输出级的电流大一些,输出管的M16和M17尺寸取值较大。

　　由于该运算放大器电路为全差分结构,在全差分的运放电路中需要共模反馈电路(CMFB)来稳定直流工作点。共模反馈电路如图3所示。

图3　开关电容共模反馈电路

　　其中,Vout +和Vout - 分别为运放的输出电压,Vcm为稳定的输出共模电压, Vb 为偏置电路产生的电容初始电压,Vcmfb为CMFB产生的调节电压, clk1和clk2为两相非交叠高电平有效时钟, C1 和C2 为感应输出电压电容,其值大小相等, C3 和C4 为用作电阻的开关电容,其电阻为T /C,所有开关实现均为CMOS开关。可用电荷重分配原理进行分析得到:

　　由于控制调节电压Vcmfb包含三个部分:对输出共模电压的检测, 即;比较参考电压, 即; 与初始电压的叠加, 即。因此这种电容共模反馈电路优点还有运放的输出电压不受共模检测电路的限制,并且反馈电路不消耗静态直流功耗,实现起来容易, 占用较小的芯片面积, 具有很好的稳定效果。

　　采用0. 5μm CMOS工艺模型得到的全差分运算放大器的小信号交流仿真特性见图4,其中开环增益为76. 4 dB,单位增益带宽为204. 5 MHz,相位裕度为58°,建立时间为11 ns。

图4　全差分运算放大器的仿真结果

　　3　整体采样保持电路设计

　　本文设计的采样保持电路采用电容翻转式,因为该采样保持电路是全差分对称结构如图5所示,为方便仅从一路进行分析。

图5　采样保持电路结构

　　其中Vin +和Vin - 为差模输入信号, Vout +和Vout - 为差模输出信号, Vcm为输入共模电平, SW1为栅压自举开关电路,Φ1 和Φ2 为的两相互不交叠的高电平有效时钟控制CMOS开关,分别由clk1 和clk2控制时序电平表示,Φ11由clk1p 表示比Φ1 提前0. 2 ns时间下降,起到下底极板采样技术的作用,能极大的减少沟道电荷注入和时钟馈通的影响。

　　A为高增益运算放大器,两个电容C1、C2 大小相等。

　　当Φ1 为高电平时,电容C1 开始充电积累电荷,运放A的输入端短接到共模电平Vcm ,充电完毕后,电容C1 上积累的电荷为:

　　当Φ2 为高电平时,电容C1 与运放A的输入和输出端相连,电容C1上的电荷为:

　　因为电容C1 上的电荷没有转移,处于保持状态,所以Q1 =Q2 即：

　　推出Vin + =Vout + ,同理Vin - =Vout - 。

　　所以采样阶段的输入电压在输出端得到保持。

　　与电荷重分配式采样保持电路相比,翻转式采样保持电路仅使用两个电容,这样就避免了电容大小的失配,而且减小了芯片面积,尤其是它的反馈因子为l,这意味着在相同的电路转换速度下,翻转式结构运放所需要的速度仅仅是电荷重分配式结构运放所需要速度的一半。

图6　两相互不交叠的时序电路

　　4　仿真结果

　　本文采用CSMC 0. 5μm BiCMOS工艺库,利用Cadence Spectre软件进行电路仿真,电源电压为5 V,输入正弦波频率为1MHz,峰- 峰值为0. 4 V,采样频率为10MHz,其瞬态输入输出的仿真图形如图7所示,正弦信号经过采样保持电路后,取样点为1024的FFT频谱图如8所示,可看出其SFDR为73. 4 dB。

图7　采样保持电路仿真波形

图8　采样保持电路输出频谱图

　　5　结论

　　本文设计并实现了一个高速高采样保持电路。该电路在5V 电源电压下,采样频率可以达到10MHz,并具有10位以上的采样,电路功耗为20mW。结合电路的噪声分析,选用电容翻转式电路结构,提高整体的速度,而且减少因电容匹配引起的失真误差,同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度,在折叠式共源共栅结构基础上做了些改进, 达到较高的带宽和高速建立时间, 还有下底板采样技术能极大的减少沟道电荷注入和时钟馈通的影响。整个采样保持电路的高速高性能已得到了验证。