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请教大虾,当用Max II对VHDL程序编译时出现如下错误该如何修改?

作者:IcedSun 栏目:EDA技术
请教大虾,当用Max II对VHDL程序编译时出现如下错误该如何修改?
请教各位大虾,当用Max II对VHDL程序进行编译过程中出现如下错误该如何修改?
谢谢!

2楼: >>参与讨论
IcedSun
……
 器件用的是EPM7128SLC84-6

3楼: >>参与讨论
zzyclever
看一下程序!
 
4楼: >>参与讨论
IcedSun
程序如下
--****************************************************
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
--****************************************************
ENTITY SHIFT_R4 IS
    PORT(
        DIN,CP    :IN        STD_LOGIC;
        DIR        :IN        STD_LOGIC;
        OP        :OUT    STD_LOGIC
        );
    END SHIFT_R4;
--****************************************************
ARCHITECTURE a OF SHIFT_R4 IS
    SIGNAL    Q    :STD_LOGIC_VECTOR(7 DOWNTO 0);
    BEGIN
        PROCESS(CP)
            BEGIN
            IF CP'EVENT AND CP='1' THEN
                IF DIR='0' THEN
                    Q(0)<=DIN;
                    FOR I IN 1 TO 7 LOOP
                    Q(I)<=Q(I-1);
                END LOOP;
                ELSE
                    Q(7)<=DIN;
                    FOR I IN 7 DOWNTO 1 LOOP
                    Q(I-1)<=Q(I);
                END LOOP;
                END IF;
            END IF;
        END PROCESS;
    OP<=Q(0) WHEN DIR='1' ELSE Q(7);
END a;


5楼: >>参与讨论
picklas
re
查一下你的管脚分配是不是冲突了,代码应该没什么问题

6楼: >>参与讨论
IcedSun
好的,谢谢!
 
7楼: >>参与讨论
zzyclever
程序编译通过!看一下你的管脚定义是否正确.
我在机子上试了,程序编译通过!看一下你的管脚定义是否正确.是否有管脚冲突?

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