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DC中如何导出edif文件？

作者：lee_h_q　栏目：IC设计

DC中如何导出edif文件？
我用write -f edif -hierarchy -o c:/users/TEST/TEST.edf
报告如下错误：
Warning: Some DESIGNS have no schematic. (EDFO-1)
DESIGNS without schematics: TEST
Nothing done.
Error: Write command failed. (UID-25)

我是用verilog写的一个很简单的程序。

但我可以用write -f verilog -hierarchy -o c:/users/TEST/TEST.v生成TEST.v文件。

这是什么问题？我是新来的，谢谢大家。

2楼：	>>参与讨论
作者： fgweihua 于 2005/3/21 13:18:00 发布： dc导出来，没有问题吧，我天天导呢。看你得log,你的整个design 就是TEST而没有电路，怎么回事？

3楼：

>>参与讨论

作者： lee_h_q 于 2005/3/21 18:33:00 发布：

我的就是代码太简单，才没好意思贴出来
这是很简单的源程序
MODULE full_add1(a,b,cin,sum,cout);
input a,b,cin;
OUTPUT sum,cout;

reg sum,cout;
reg m1,m2,m3;

always@(a or b or cin)
begin
sum=(a^b)^cin;
m1=a&b;
m2=b&cin;
m3=a&cin;

cout=(m1|m2)|m3;
end
endMODULE
这是导出的verilog：

MODULE full_add1 ( a, b, cin, sum, cout );
input  a, b, cin;
OUTPUT sum, cout;
    wire m2, n_1, m3, n_22, m1;
    GTECH_OR2 S_5 ( .A(m1), .B(m2), .Z(n_22) );
    GTECH_AND2 S_2 ( .A(a), .B(b), .Z(m1) );
    GTECH_AND2 S_3 ( .A(b), .B(cin), .Z(m2) );
    GTECH_AND2 S_4 ( .A(a), .B(cin), .Z(m3) );
    GTECH_XOR2 S_0 ( .A(a), .B(b), .Z(n_1) );
    GTECH_XOR2 S_1 ( .A(n_1), .B(cin), .Z(sum) );
    GTECH_OR2 S_6 ( .A(n_22), .B(m3), .Z(cout) );
endMODULE

但是要导出edif文件就报错了。
兄弟，帮我看看乍回事？？？？谢谢。

4楼：	>>参与讨论
作者： fgweihua 于 2005/3/22 16:03:00 发布：呵呵，同学，再top下，你先create_schematic -hierarchy一下！！同时注意你的一个edif变量的修改：什么edifout_netlist_only的设值！ GOOD luck。。。。：）

5楼：	>>参与讨论
作者： lee_h_q 于 2005/3/22 21:43:00 发布： xiexie

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