关于verilog的include语句

作者：ljyoicq　栏目：EDA技术

关于verilog的include语句
为什么我在verilog中加入了include语句后一半编译会通不过？
与文件的存储路径有关没？

2楼：	>>参与讨论
作者： asunmad 于 2005-4-6 21:31:00 发布：被include的部分确认没有错误吗？

3楼：	>>参与讨论
作者： ljyoicq 于 2005-4-8 13:18:00 发布：没有没有是不是必须放在工程文件目录下才可以？

4楼：	>>参与讨论
作者： good02xaut 于 2005-4-9 14:09:00 发布：对路径设置不对！

5楼：	>>参与讨论
作者： ljyoicq 于 2005-4-9 23:12:00 发布：怎么设置？

6楼：

>>参与讨论

作者： echo_dream 于 2005-4-10 4:18:00 发布：

这个问题把握住一点就可以：）
以下以verilog_xl作为仿真工具为例

//---- 启动verilog-xl的目录，为`include语句中的当前目录，即 . -----\\

一个例子：

project目录结构如下：（部分）
---AMBA
    |
    |---- comm  //要include的文件存放的目录，文件为def_Global.v
    |
    |---- sim   //启动verilog-xl的目录

Top.v中要include文件def_Global.v
则：
     `include "../comm/def_Global.v"

* - 本贴最后修改时间：2005-4-10 4:18:56 修改者：echo_dream

7楼：

>>参与讨论

作者： histar 于 2005-4-11 10:52:00 发布：

同样问题
我也有同样的问题。我的文件放在工程目录中，也还是不行。提示“Warning 0006: Unable to open include file.”
源程序：
`include "p_to_s.v"
`include "s_to_p.v"
MODULE sys(D_in,T0,T1, data, D_out,SEND,ESC,DSC,TAKE,ADD_100,ADD_101);
  input         D_out,SEND,ESC,DSC,TAKE,ADD_100,ADD_101;
  inout  [7:0]  data;
  OUTPUT        D_in,T0,T1;

  p_to_s   p_to_s(.D_in(D_in),.T0(T0),.data(data),
                .SEND(SEND),.ESC(ESC),.ADD_100(ADD_100));
  s_to_p   s_to_p(.T1(T1),.data(data),.D_out(D_out),
          .DSC(DSC),.TAKE(TAKE),.ADD_101(ADD_101));

endMODULE
结果：
JHDPARSE - VHDL/Verilog Parser.
ISE 5.2i COPYRIGHT (c) 1995-2002 XILINX, Inc.  All rights reserved.
Scanning    C:/XILINX/verilog/src/iSE/unisim_comp.v
Scanning    sysTranse.v
sysTranse.v(2) `include "p_to_s.v"
                                 ^
Warning 0006: Unable to open include file.
sysTranse.v(3) `include "s_to_p.v"
                                 ^
Warning 0006: Unable to open include file.
Writing sysTranse.jhd.
JHDPARSE complete -    0 errors,    2 warnings.

8楼：	>>参与讨论
作者： dandynee 于 2005-4-11 13:03:00 发布：在编译的时候设定include目录比如：vcs，可以加 +incdir+"xxx", xxx是和simulation目录的相对路径，当然也可以是绝对路径比如：modelsim ，+incdir+"xxx",和vcs一样的

9楼：	>>参与讨论
作者： aliao2003 于 2005-4-11 17:21:00 发布：我还是不怎么明白！！！！

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