|
| 技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统 驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe |
为什么在设计中只能用D寄存器? |
|
| 作者：eqyq 栏目：IC设计 | |
书上说在设计中只能用D寄存器,请问为什么呀?D锁存器不是用来保留数据的吗?为什么不能用呀?希望大家讨论一下 |
| 2楼： | >>参与讨论 |
| 作者： bearpp 于 2005-4-9 21:59:00 发布：
可能是考虑到sta 寄存器是边沿触发，锁存器是电平触发， 如果用到锁存器，可能在做ＳＴＡ（静态时序分析）的时候有困难． |
|
| 3楼： | >>参与讨论 |
| 作者： kevin_hly 于 2005-4-11 20:59:00 发布：
如果你需要当然可以用latch 再过去，EDA工具对latch的支持不好，所以在做设计的时候会遇到很对困难，但现在STA工具（如primetime)已经对latch支持的比较好了。latch有自己的优点，功耗小，面积小（我就见过latch base 的design)。但是也有它致命的缺点，在做DFT的时候会非常的困难，不像FlipFlop直接插入scan chain 就可以达到很高的测试覆盖率了，往往你需要很多的时间去产生功能测试向量。所以我以为最大的缺点就是DFT。 |
|
| 4楼： | >>参与讨论 |
| 作者： realedmund 于 2005-4-12 14:01:00 发布：
_ Latch是电平触发，因此它基本上没有办法实现电路的同步设计。另外由于电平触发也无法完全过滤掉组合逻辑中产生的glitch.正常的信号窗口将越来越小，虽然latch的功耗小了，但是组合逻辑部分的功耗却增大了（glitch会导致MOS管的瞬间开合）。 |
|
|
|
| 免费注册为维库电子开发网会员，参与电子工程师社区讨论，点此进入 |
Copyright © 1998-2006 www.dzsc.com 浙ICP证030469号 |