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如何用VHDL实现这个简单的时序？ |
| 作者：bluefancy 栏目：EDA技术 |
要求，nWE为CLK延时12ns生成就可以，Addr由clk的下降沿开始输出就可以，最好有个10ns以内的延时最好！ 下面我自己写的这个程序用 EPM7256AETC100-10的仿真结果，好像不大符合，请教高手指点，谢谢！ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; --************************************************************ entity WS is PORT( clk: in std_logic; nWE: out std_logic; Addr: out std_logic_vector(7 downto 0) ); end WS; --************************************************************ architecture a of WS is signal Addrs: std_logic_vector(7 downto 0); begin PROCESS(clk) begin if clk'event and clk='0' then Addrs<=Addrs+1; end if; nWE<=clk after 30 ns; end PROCESS; Addr<=Addrs; end a;
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| 2楼： | >>参与讨论 |
| 作者： diploma 于 2005/4/15 12:59:00 发布：
re 应该用一个高速时钟来产生这些信号，包括clk。 after语句硬件是不能实现的啦 |
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| 3楼： | >>参与讨论 |
| 作者： leo1983 于 2005/4/15 13:04:00 发布：
re 我想知道你那个红色的是怎么画上去的 是在quartus中画的还是在图形编辑器上面画的啊 |
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| 4楼： | >>参与讨论 |
| 作者： bluefancy 于 2005/4/15 14:26:00 发布：
先用ALT+PRINTSCREEN拷屏到画图，再用画图板编辑就可以了！ |
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| 5楼： | >>参与讨论 |
| 作者： bluefancy 于 2005/4/15 14:30:00 发布：
那after语句有什么用？ |
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| 6楼： | >>参与讨论 |
| 作者： lifong 于 2005/4/15 17:36:00 发布：
评论 对啊! AFTER后面好象无法用硬件实现的吧! |
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| 7楼： | >>参与讨论 |
| 作者： xly_caep 于 2005/4/16 12:02:00 发布：
fff nWE<=clk after 30 ns; 这句单独拿出来 |
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