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求助：一个程序的错误

作者：wubin1979　栏目：IC设计

求助：一个程序的错误
Ｅrror:TRI or OPNDRN buffer '|neimacs0:M2|tri_gate0:U2|:20'can ONLY drive LOGIC if connected to a BIDIR pin
这是我在运行以下程序时出现的错误，那位高手能帮忙一下；谢谢！
Library ieee;
Use ieee.std_LOGIC_1164.all;
Entity neimacs0 is
   PORT(in0_8,in0_7,in0_6,in0_6,in0_4,in0_3,in0_2,in0_1,
        K3,K2,K1,sx0:in std_LOGIC;
        Out0:out std_LOGIC);
End entity neimacs0;
Architecture nm0 of neimacs0 is
     Component mux8_0
          PORT(D7,D6,D5,D4,D3,D2,D1,D0,D,C,B:std_LOGIC;
　　　　　　Y:out std_LOGIC);
     End component;
     Component tri_gate0
          PORT(din0,en,:in std_LOGIC;
　　　　　　　Dout0:out std_LOGIC);
     End component;
Signal 10:std_LOGIC;
Begin
    U1:mux8_0 PORT map(D7=>in0_8, D6=>in0_7, D5=>in0_6, D4=>in0_5, 　　　　　　　　　　　　　D3=>in0_4, D2=>in0_3, D1=>in0_2, D0=>in0_1, 　　　　　　　　　　　　D=>K3,C=>K2,B=>K1,Y=>10);
    U2:tri_gate0 PORT map(din0=>10,en=>sx0,dout0=>out0);
End architecture nm0;

Library ieee;
Use ieee.std_LOGIC_1164.all;
Entity mux8_0 is
    PORT(D7,D6,D5,D4,D3,D2,D1,D0:in std_LOGIC;
　　　　　D,C,B:in std_LOGIC;
　　　　　Y:out std_LOGIC);
End mux8_0;
Architecture rtl of mux8_0 is
Signal sel:std_LOGIC_vector(2 downto 0);
Begin
Sel<=D&C&B;
With sel SELECT
   Y<=D0 when “000”,
      D1 when “001”,
      D2 when “010”,
      D3 when “011”,
      D4 when “100”,
      D5 when “101”,
      D6 when “110”,
      D7 when “111”,
      ‘0’ when others;
End rtl;

Library ieee;
Use ieee.std_LOGIC_1164.all;
Entity tri_gate0 is
　　　PORT(din0,en:in std_LOGIC;
　　　　　　Dout0:out std_LOGIC);
End tri_gate0;
Architecture zas of tri_gate0 is
Begin
     Dout0<=din0 when en=‘1’ else ‘Z’;
End zas;

2楼：	>>参与讨论
作者：系统结构于 2005/5/1 12:43:00 发布：从错误信息来看从错误信息来看是你的模块:tri_gate0与定层映射的时候除了问题.从你目前的程序来看,没有必要给Dout0赋'Z'. 想问你:你贴的这个程序是你当时运行的程序吗?如果真的是,那么还会出现其他错误.

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