使用ACTEL FPGA 遇到的难题

作者：bearpp　栏目：集成电路

使用ACTEL FPGA 遇到的难题
    最近使用ACTEL APA系列的FPGA做项目,遇到一个难题,就是同样的RTL CODE 在APA150中运行情况良好,而在APA075中就经常会出错!

    时钟要求:30MHZ
    FPGA P&R之后的TIMER 分析: APA075  47MHz;  APA150  45MHZ

    不知道为什么会这样,感觉无从下手,请有经验的大虾给以指导.

2楼：	>>参与讨论
作者： bearpp 于 2005-4-28 12:51:00 发布：补充使用的工具是 Libero IDE

3楼：	>>参与讨论
作者： cyhfei 于 2005-4-28 15:48:00 发布：综合优化看看是不是综合时，优化不同导致的

4楼：

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作者： bearpp 于 2005-5-8 22:43:00 发布：

修改以后仍然有问题
原来的代码中有一个模块是以前的旧代码，对一些异步信号的同步做的不是很好，因此现在我重新修改了这个模块，但是现在的问题是实际用示波器看到的波形不符合仿真的逻辑．如下：
  always @(sigA or sigB or data0)
　　if(sigA)
      out1 = 1'b0;
    else if(sigB)
      out1 = 1'b1;
    else
      out1 = data0;

  always @(negedge clk or negedge rst)
    if(!rst)
      dout <= 1'b1;
    else
      dout <= out1;

　sigA,sigB 都是一个clk长度的脉冲，data0是clk时钟域上的信号．实际中用示波器看到的是在sigB出现之前dout就变成了１．仿真的情况是符合逻辑的．非常疑惑．．．？时序上P&R之后report可以跑到43MHz,实际我只跑了30MHZ.会有问题么？？

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