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sos怎么编延时程序? |
作者:gllhgpp 栏目:EDA技术 |
本人想用vhdl编延时时序,使用的是maxplus2 程序如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY textshixu0 IS PORT(clk,clr: IN STD_LOGIC; signal1,signal2:IN STD_LOGIC; CONT,dcf1,dcf2: OUT STD_LOGIC); END textshixu0; ARCHITECTURE textshixu0_arc OF textshixu0 IS BEGIN PROCESS(clk,clr,signal1,signal2) BEGIN IF clr= '1' then CONT<='0';dcf1<='0';dcf2<='0'; else if((clk'EVENT AND clk= '1') and signal1='1') then CONT<=transport signal1 after 40ns; dcf1<=transport signal1 after 80ns; dcf2<=transport signal1 after 120ns; else if((clk'EVENT AND clk= '1') and signal2='1') then CONT<=transport signal2 after 40ns; dcf2<=transport signal2 after 80ns; dcf1<=transport signal2 after 120ns; end if; end PROCESS; end textshixu0_arc; 可是不能通过,好象是40ns....这种表述不对 是不是要用什么库还是格式问题 望高手指教 不胜感激,临贴涕零! |
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作者: haharun 于 2005/5/11 17:48:00 发布:
re 用计数器延时 |
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