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cpld或fpga的晶振一定要接入全局时钟引脚吗?和接在普通IO的区别 |
| 作者：jiaojian 栏目：EDA技术 |
cpld或fpga的晶振一定要接入全局时钟引脚吗?和接在普通IO的区别是什么？ 一定要用 有源晶振吗？谢谢 |
| 2楼： | >>参与讨论 |
| 作者： ztg33333 于 2005/12/15 17:12:00 发布：
我和你同样的疑问 我计划试制电路板选焊有源晶振如果无源晶振可以的话。另外我还想请教一个问题就是下载线的排序和插针管脚的定义，就是TMS，TDI，TDO，TCK等对应在电路板插针的位置，如果哪位兄弟能给传下原理图更不盛感激。ztg33333@163.com |
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| 3楼： | >>参与讨论 |
| 作者： xuanzhu 于 2005/12/15 18:32:00 发布：
区别大着呢 全局时钟引脚的电路是经过优化的，如果不用全局时钟引脚，你的系统时序根本得不到保障，另外晶振必须是有源的，因为fpga/cpld内部没有无源晶振的启动电路 |
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| 4楼： | >>参与讨论 |
| 作者： jiaojian 于 2005/12/15 21:35:00 发布：
可能是 初学扎练 可能是 初学扎练 不懂xuanzhu说的“如果不用全局时钟引脚，你的系统时序根本得不到保障“意思。 还是表示感谢。能否给与更详细地解释？ |
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| 5楼： | >>参与讨论 |
| 作者： xuanzhu 于 2005/12/16 15:47:00 发布：
因为全局时钟那部分clktree电路是经过优化的 能保证你整个电路的时序，而一般的IOB在采样时钟频率较高时如果用作其输入，电路时序是得不到保证的，就像做综合的时候，时钟电路要分开单独处理一样 |
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| 6楼： | >>参与讨论 |
| 作者： 雷风 于 2005/12/16 22:56:00 发布：
主控时钟脚如果是树的躯体 那么其他管脚可能只能位于某片树叶的位置 时钟是要游遍整个电路结构的 你说是从树干游遍整棵树好，还是从某片树叶开始游遍整棵树好？ |
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| 7楼： | >>参与讨论 |
| 作者： jiaojian 于 2005/12/18 13:29:00 发布：
谢谢 xuanzhu 还有 雷风 了 啥也不说了 谢谢啊 |
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| 8楼： | >>参与讨论 |
| 作者： 嘿嘿 于 2010/8/2 19:54:34 发布：
谢谢了 受教了 我也有类似的问题 |
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