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对高速AD的两种抽取方法比较 |
| 作者：markman 栏目：EDA技术 |
想设计的抽取倍数为8，现在有两种抽取方法，如图所示 adrdclk是给高速AD的时钟的取反，AD是FLASH型的，数据在延时3各时钟后下沿输出。 不知哪种方法较好？ 如果按照同步设计，第一种合适 但此时不在下沿了 http://file.21ic.com.cn/upload/img/200511/20061514371493929.jpg http://file.21ic.com.cn/upload/img/200511/20061514395810176.jpg * - 本贴最后修改时间：2006-1-5 14:38:31 修改者：markman http://file.21ic.com.cn/upload/img/200511/20061514371493929.jpg |
| 2楼： | >>参与讨论 |
| 作者： markman 于 2006/1/5 14:45:00 发布：
第一种方式 如图所示 * - 本贴最后修改时间：2006-1-5 14:49:03 修改者：markman
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| 3楼： | >>参与讨论 |
| 作者： lancelei 于 2006/1/5 18:32:00 发布：
问一下 你是做抽取滤波器吗？ |
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| 4楼： | >>参与讨论 |
| 作者： markman 于 2006/1/5 18:59:00 发布：
不是做抽取滤波器 而是类似于减采样，因为原来的硬件平台的AD是高速AD，但我不需要这么高的数据率，所以进行了抽取。 我后面的设计是在DDC（数字下变频）里面使用了抽取滤波器，基本思想就是LPF＋减采样， 如果你有好的结构，欢迎讨论 |
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| 5楼： | >>参与讨论 |
| 作者： lancelei 于 2006/1/6 2:14:00 发布：
re 我也正在用xilinfpga做抽取滤波 你用过FIR的ipcore吗？还是自己写的 再问一下 你这是本科毕业设计吗 |
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| 6楼： | >>参与讨论 |
| 作者： markman 于 2006/1/6 10:41:00 发布：
fir的ipcore是要钱的 coreplus也是有2小时的时间限制的 lpf是自己写的，因为速度不高，你不会是做本科毕设吧，现在毕设才开始呢 |
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| 7楼： | >>参与讨论 |
| 作者： lancelei 于 2006/1/7 13:45:00 发布：
re 不是本科是硕士的论文一部分 以前没有接触过 你用XILINX的core好像没有时间限制。什么时候交流下 你lpf中的系数是用 matlab生成的最优滤波吗？ |
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