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[求助]请教高手一个FPGA调试的问题

作者：mo_jianhao　栏目：EDA技术

[求助]请教高手一个FPGA调试的问题
             [求助]请教高手一个FPGA调试的问题
    小弟正在调试一个用verilog写的GP2021芯片（一个GPS相关器），用的XILINX的VertexII和DSP联调，调试时遇到一个很不解的问题。
    简单的描述一下:我内部用的一个20M的时钟信号，把它接到顶层模块的输出口上(其实在ucf里没对它分配管脚)，出来的效果跟不接出来差别很大。
    按理应该是一样的。是设计中有什么隐含的问题？还是综合约束的问题？（主频40M）。
    很迷茫，请大家给点建议。

2楼：	>>参与讨论
作者： mo_jianhao 于 2006/1/5 17:35:00 发布：补充一下补充一下：出来的效果是指联调的结果（了解GPS环路的同行知道，指的是出来的CCBF的情况）。

3楼：

>>参与讨论

作者： mo_jianhao 于 2006/1/8 23:56:00 发布：

再描述一下
我的一个设计，在VertexII下实现的，稍微改一个无关紧要的地方，和DSP联调的结果差异很大（DSP的软件和硬件平台是被另一个功能一样的用另一种hdl语言写的设计验证过的）。很迷茫。请前辈们指教。

下面是一些报告：

NUMBER of Slices containing ONLY related LOGIC:
990
990
100%

DEVICE Utilization Summary:

   NUMBER of BUFGMUXs                 13 out of 16     81%
   NUMBER of External IOBs            45 out of 484     9%
      NUMBER of LOCed IOBs            44 out of 45     97%

   NUMBER of SLICEs                  990 out of 14336   6%
   NUMBER of TBUFs                   445 out of 7168    6%
WARNING:Place:83 - This design either uses more than 8 clock buffers or has
   clock buffers locked into primary and secondary sites. Since ONLY one clock
   buffer OUTPUT signal from a primary / secondary pair may enter any clock
   region it is necessary to PARTition the clock LOGIC being driven by these
   clocks into different clock regions. It may be possible through Floorplanning
   all or just PART of the LOGIC being driven by the GLOBAL clocks to achieve a
   legal placement for this design................
WARNING:CLK Net:dump[3]
may have excessive skew because 7 NON-CLK pins
failed to route using a CLK template.

WARNING:CLK Net:dump[0]
may have excessive skew because 7 NON-CLK pins
failed to route using a CLK template.

WARNING:CLK Net:dump[1]
may have excessive skew because 7 NON-CLK pins
failed to route using a CLK template.

WARNING:CLK Net:dump[2]
may have excessive skew because 7 NON-CLK pins
failed to route using a CLK template.

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