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怎么样能让CPLD在上电后输出IO为高！ |
| 作者：fgjn1116 栏目：EDA技术 |
CPLD在上电后输出IO都为低电平，通过软件的办法怎么样实现CPLD在上电后输出IO为高呢？通过硬件的办法又怎么样来实现呢？ |
| 2楼： | >>参与讨论 |
| 作者： ZHONGGX 于 2006/5/11 23:40:00 发布：
主题：怎么样能让CPLD在上电后输出IO为高！ 一般来说，CPLD在上电时为高阻态，配置后由你的设计所决定，如果你想上电过程中为高电平，可以在IO上加弱上拉. |
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| 3楼： | >>参与讨论 |
| 作者： sct_sct 于 2006/5/25 17:32:00 发布：
re 不知道你用的什么综合环境 在ISE的综合器选项中有设置，可以设成1和0 也可以在编程时，初始化为1或0 |
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| 4楼： | >>参与讨论 |
| 作者： 吴明诗 于 2006/5/25 19:57:00 发布：
前几天，刚有个贴子讨论过了，楼上说的有偏颇 你可以往前看看 |
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