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求教NMOS衬底接负电位时的导通问题 |
| 作者：rovebird 栏目：IC设计 |
小弟现在做到一个NMOS管，衬底接了-15V，漏极接到5V，删极和源极都接0V，请问这个时候MOS管是否已经导通？如果要它不导通，衬底最低可以接到多少负电位。 问了工艺线的工程师，说没有这项参数，真心向各位大虾求教。 |
| 2楼： | >>参与讨论 |
| 作者： sheepyang 于 2006/6/22 8:59:00 发布：
晕，至于加那么高的衬底电位吗 对于增强型的NMOS,Vgs=0<Vth.管子没有导通， -15V的衬底电压将使开启电压Vth变得更高。Vsb是 源与衬底的电位差，Vsb<0将增大P区域的耗尽层宽度从而 进一步阻止导电沟道的形成。这个参数是MOS器件里面的body effect,中文叫体效应。工艺工程师不需要了解太多，器件工程师就知道了。 |
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| 3楼： | >>参与讨论 |
| 作者： rovebird 于 2006/6/23 19:06:00 发布：
多谢 自己就是确定不了，怕G对地压差太大。现在放心了 |
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| 4楼： | >>参与讨论 |
| 作者： sheepyang 于 2006/6/23 21:17:00 发布：
这个我还是有点担心 怕栅氧受不了。一般栅氧1Å能承受的电压是0.1V,这样200Å(20nm)的电压是20V,一般推荐使用时栅的电压最大不超过1/3,也就是约7V,不然的话就会引起 time dependent dielectric breakdown(TDDB)效应。MOS管长期处于很高的栅压下将会导致栅被击穿而失效。 |
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