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CPLD很烫！(又遇到新问题） |
| 作者：hschina 栏目：技术交流 |
用ALTERA的EPM7160做了个接口电路。 TQFP100脚封装。电源和VCCIO为5V。 综合后的报告显示： Total macrocells 121 / 160 (75%) Total pins 66 / 84 (78%) 共有21个输出脚，其中15个脚连接CMOS器件输入，6个脚连接ULN2003输入。 实际应用中，5V电源实际输出值为5.2V左右。 已经加了14×14×10的TQFP封装专用的散热片，但现在工作起来后，散热片还是烫得手都放不上去。估计有70度以上吧。但芯片工作一切正常。 哪位高手能给指点一下，这种状态正常么？还是应该采取什么措施？ * - 本贴最后修改时间：2006-7-17 13:35:21 修改者：hschina |
| 2楼： | >>参与讨论 |
| 作者： 567 于 2006/7/14 16:27:00 发布：
不正常 器件型号是否是5V的？ IO口直接接电源或地，而此IO口设为输出。 |
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| 3楼： | >>参与讨论 |
| 作者： hschina 于 2006/7/14 17:50:00 发布：
已经仔细检查过，肯定不是这类的低级错误。 器件肯定是5V规格的，IO的输出口肯定没有直接接电源或GND。 另外，还有另一个产品上用的CPLD，也是做IO接口的，也很烫。这两个产品都在研发阶段，功能已经调通，就是热的问题，让我心里没底。不敢投产啊。 |
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| 4楼： | >>参与讨论 |
| 作者： chunyang 于 2006/7/14 18:37:00 发布：
应该存在设计问题 如内部逻辑问题或IO负载过大，正常情况下仅微温。 |
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| 5楼： | >>参与讨论 |
| 作者： linqing171 于 2006/7/14 19:23:00 发布：
内部逻辑需要优化 需要用时钟整形的地方就整一下。有的时候仿真不出来。 特别是总线的方向选择部分，最好半个时钟的余量。 做个简单的接口电路不加散热片也能用。 把不用的IO接地设置成输入状态。电源用5.2高了一点。用3.3的可能更好一点。 不要做高温老化实验。 不过我以前也做过很热的，呵呵，我没有用散热片。 |
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| 6楼： | >>参与讨论 |
| 作者： braver1985 于 2006/7/14 20:19:00 发布：
检查原理图及逻辑代码和管脚分布 可以看看信号线上是否有冲突，负载是否过重、灌电流是否超限，是否存在大量I/O同时翻转，降低时钟频率有否有效？？ |
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| 7楼： | >>参与讨论 |
| 作者： chunxx 于 2006/7/15 0:30:00 发布：
时钟频率多大？ EMP7128、7160本来发热就很猛，时钟频率高了更是如此。 |
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| 8楼： | >>参与讨论 |
| 作者： computer00 于 2006/7/15 0:35:00 发布：
的确，我上次玩时，也发现有些发热。但不至于烫手。 |
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| 9楼： | >>参与讨论 |
| 作者： hschina 于 2006/7/15 16:48:00 发布：
RE:chunxx 什么叫时钟啊？ 比如总线操作，IOW 和 IOR 就是时钟了吧。 关于时钟整形和降低时钟，就更晕了。哪里是CPLD的时钟啊？怎么降低啊？ 关于CPLD，我初学乍练的，真是不懂。书上也没找到啊。各位再给指点指点。 |
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| 10楼： | >>参与讨论 |
| 作者： chunxx 于 2006/7/16 14:10:00 发布：
同步时钟啊 你总得有个系统基本时钟，来同步各种触发器逻辑。 一般CPLD连寄存器的时钟不能太多，最好用同一个Clock，CPLD的 少量PIN作为GCLK，就是为时钟准备的。如果全部逻辑都用这个时钟 同步，它的频率当然就是全部电路的最高运行频率。 CPLD，以及FPGA设计，有一个基本的原则：尽量使用同步逻辑，尽量用 相同的时钟同步相关的逻辑。比如总线操作，不要用IOW、IOR的上下沿 触发锁存器，而是用系统市场触发寄存器，在IOW为0时锁存数据。你 注意看CPLD/FPGA设计方面的书，以及Altera/Xilinx/Lattice这些厂家的 Application Note，都有讲到的。 如果异步逻辑用得多，内部寄存器的翻转不同步，可靠性会降低，发热 也会加大，这里时钟毛刺，竞争冒险都会是原因。 |
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| 11楼： | >>参与讨论 |
| 作者： hschina 于 2006/7/16 15:00:00 发布：
致chunxx：你的意思我理解的对么？ 不知我理解的对不对，是不是这样—— 1。锁存来自数据总线的数据和向数据总线发送数据时不要用IOW和IOR的沿进行触发，而是单独给一个系统时钟。 2。用系统时钟的沿与IOW或IOR的电平组成组合逻辑，产生寄存器的锁存信号，使得片内的所有动作都以系统时钟为唯一的时钟，以利于同步动作。 这样的话，有一个问题我不太明白： 假设IOW和IOR的脉冲宽度是0.1微秒，那我的系统时钟的频率就必须高于10MHZ。只有这样，才能保证在任何时候IOW或IOR发生时，总能在IOW或IOR的低电平周期内得到一个系统时钟的上升或下降沿。 这样的话，系统时钟的频率不是要很高么？ 是用高频时钟，让系统内部的动作都同步？ 还是不用高频时钟，让系统内部的动作异步操作？ 哪种对功耗和稳定性更有利呢？ |
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| 12楼： | >>参与讨论 |
| 作者： chunxx 于 2006/7/16 23:03:00 发布：
是这样啊 用同步触发，时钟肯定要比异步的高啊。偶而还有用异步的方式，其实就是 时钟跟不上时的无奈选择，用同步触发已经是主流共识。同步方式寄存器只 在符合条件时翻转，功耗不一定比异步高。反而发生竞争冒险发热就大了。 10MHZ频率不高，EPM7160跑66M也不用带散热片，100M以上就要考虑了。 如果你的发热是竞争冒险引起的非正常发热，稳定性和功耗就是同一个问题， 没有矛盾。 |
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| 13楼： | >>参与讨论 |
| 作者： hschina 于 2006/7/16 23:19:00 发布：
多谢 我正在全面修改VHDL程序，包括必要的硬件修改，等结果出来了，再贴上来汇报。 |
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| 14楼： | >>参与讨论 |
| 作者： hschina 于 2006/7/17 13:40:00 发布：
新问题 在提高时钟频率后，原来由CPLD产生的一个周期500mS的方波信号，现在需要用很大的分频数才能得到。资源不够了。 要是再另加类似555之类的芯片，工程就比较大了。 有没有办法在有限的资源下实现比较低的频率输出呢？ |
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| 15楼： | >>参与讨论 |
| 作者： hschina 于 2006/7/17 23:15:00 发布：
这个帖子和另一个帖子都没人回复 郁闷中。。。 |
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| 16楼： | >>参与讨论 |
| 作者： xupeng 于 2008/4/15 15:00:38 发布：
你好，能把EMP7160的芯片资料（包括管脚图）发给我一份，十分感激，查了好多地方都没有。 |
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