登录 免费注册 首页 | 行业黑名单 | 帮助
维库电子市场网
技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统
驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe

奇怪的问题

作者:wswh2o 栏目:EDA技术
奇怪的问题
PROCESS(oe, clk, sig, t2Out)
    begin
        sigReg<=sig;
        if oe='1' then
            
            if sig='0' and sigReg='1' then    ----下升沿, 启动t2, 清t1
                t2En <='1';
                t1En <='0';
            end if;    
            
            if t2Out>9 and t2Out<11 then    ----t2计数到, 开t1, 清t2
                t1En<='1';
                t2En<='0';    
            end if;    
            
            --if t1Out>9 and t1Out<11 then
                --t2En<='0';
            --end if;    
        else
            t2En<='0';    
            t1En<='0';
        end if;
        
            t1t<=t1Out;
            t2t<=t2Out;
    end PROCESS;

2楼: >>参与讨论
wswh2o
我想检测输入信号sig的下降沿
但是把
sigReg<=sig;
写到第三行不行, 写到第5行就可以, 大哥给个合理的解释亚??

3楼: >>参与讨论
zgl7903
为什么不使用'EVENT呢?
LZ的做法,使用不同延时的器件将会造成不同的结果

参与讨论
昵称:
讨论内容:
 
 
相关帖子
求助:CPLD的20M时钟发生电路
如图
QUARTUS 5.1编译错误
请问关于Quartus II4.1编译时的问题
vhdl中判断计数是否等于一个值, 这么写不对?
免费注册为维库电子开发网会员,参与电子工程师社区讨论,点此进入


Copyright © 1998-2006 www.dzsc.com 浙ICP证030469号