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发现vhdl真不好理解 |
| 作者：wswh2o 栏目：EDA技术 |
原来用c， 一切逻辑都是那么清楚， 现在用vhdl本来看着很正确的逻辑， 却不行。 也没有书讲为什么， 怎么办呀？ |
| 2楼： | >>参与讨论 |
| 作者： xjg1111 于 2006/9/28 20:56:00 发布：
可以学verilog，比较相近，上手比较快。 |
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| 3楼： | >>参与讨论 |
| 作者： wswh2o 于 2006/9/29 8:50:00 发布：
不是说逻辑有问题 我觉得是不能用c语言的逻辑理解方式理解硬件描述语言， 但该怎么理解， 我还不知道。 总不能当成数字电路一点点分析吧， 那样他还有什么高级语言的优点。 |
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| 4楼： | >>参与讨论 |
| 作者： wwwwggggqqqq 于 2006/9/29 15:34:00 发布：
就是要很了解数字电路才行 就是要很了解数字电路才行，也就是说，用硬件描述语言比用原理图输入差不了太多。不要把它想像成高级语言，vhd或verilog只是对电路的描述 |
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| 5楼： | >>参与讨论 |
| 作者： zydlucky 于 2006/9/30 21:18:00 发布：
是啊！ 确实，我看了一段时间之后都感觉在晕糊糊的！还是ｃ的逻辑很清楚的说！ |
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| 6楼： | >>参与讨论 |
| 作者： meismeisme 于 2006/9/30 22:22:00 发布：
c跟verilog很像的 |
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| 7楼： | >>参与讨论 |
| 作者： 王紫豪 于 2006/10/1 23:37:00 发布：
楼上的，你说反了！ |
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| 8楼： | >>参与讨论 |
| 作者： 籁儿 于 2006/10/5 17:49:00 发布：
没什么 在我看来，C跟vhdl事实上是一样的 只是vhdl中用 end 代替了C 中的 ｛｝ 不知道这种说法是不是很肤浅 然后还有一点就是 vhdl里的PROCESS： 对于敏感量的问题，我始终有点不理解 曾经有一次，提示PROCESS太复杂而报错 好像是敏感量不能嵌套 不知道是为什么 |
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| 9楼： | >>参与讨论 |
| 作者： chunk 于 2006/10/9 13:12:00 发布：
并行!!! 先把这两个字整明白. |
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| 10楼： | >>参与讨论 |
| 作者： yaohuitime 于 2006/10/9 15:05:00 发布：
我感觉没有多大的区别，语法不同而已 |
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| 11楼： | >>参与讨论 |
| 作者： zhangjins 于 2006/10/10 9:35:00 发布：
VHDL程序是并行执行，C是顺序执行 VHDL程序是并行执行，就和实际的硬件电路一样，可能同时会有N个过程在执行。而C语言是顺序执行，你可以完全按照代码的前后顺序进行分析。理解这两种语言要用不同的思维，但具体到一小段程序，他们的道理是一样的。我也是新手，我是这样理解的。 * - 本贴最后修改时间：2006-10-10 9:36:37 修改者：zhangjins |
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| 12楼： | >>参与讨论 |
| 作者： wswh2o 于 2006/10/11 12:40:00 发布：
h 在我看来，C跟vhdl事实上是一样的 只是vhdl中用 end 代替了C 中的 ｛｝ 不知道这种说法是不是很肤浅 不是那么简单吧？ vhdl的逻辑和c很不一样。 关键是并行。 也没本好的参考。 |
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| 13楼： | >>参与讨论 |
| 作者： knightshui 于 2006/10/12 8:27:00 发布：
我来告诉大家 数字电路学得不好，而想学好VHDL和verilog那是天方夜谭。记住，这两种语言都是硬件描述语言，它仅仅是在描述电路，不是像c那样随便怎么写都行的。找点资料看看吧。 |
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| 14楼： | >>参与讨论 |
| 作者： crni 于 2006/10/12 12:05:00 发布：
首先要理解电路 V（VHDL/verilog）与C的本质区别在于V是描述硬件行为的而C是写一段代码给CPU执行（转换为机器码后）的，其中的最关键的是V的并行性。开发工具（如QUARTUS II）把V语言经编译综合后产生在指定的器件下的布局布线信息，相当于指定器件里的哪个寄存器有什么行为，寄存器间有什么关联。所谓的并行就是说在任何时候对于每一个寄存器（或功能模块）只要有影响其值的关键信号变化输出就会作相应变化。而不像C那样要等到执行到某一句时才有变化（因为C是转换为机器码后给CPU执行的，所以只有执行到某一句该句才“起作用”，这也就是所谓的“串行性”）。 V的每一句话都是对电路的某部分的描述，把电路理解透了一切的变得简单了。 |
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| 15楼： | >>参与讨论 |
| 作者： wswh2o 于 2006/10/16 16:10:00 发布：
楼上看来是高手 给介绍本相关的好书 |
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| 16楼： | >>参与讨论 |
| 作者： Dudly 于 2006/10/17 2:14:00 发布：
多学习 恩，要找几本书好好看一下！！！ |
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| 17楼： | >>参与讨论 |
| 作者： wangkj 于 2006/10/17 9:57:00 发布：
就当并行机处理器好了 |
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| 18楼： | >>参与讨论 |
| 作者： ziye123456 于 2006/10/17 14:30:00 发布：
vhdl 我倒觉得逻辑上vhdl语言与c中有很大的相似.值得注意的是各种语句是并行执行的,还是顺序执行的,我觉得这点很重要的.有一点,数字电路学不好,vhdl想学好那几乎不可能1 |
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| 19楼： | >>参与讨论 |
| 作者： wswh2o 于 2006/10/18 8:35:00 发布：
s 多学习 恩，要找几本书好好看一下！！！ 什么书最好？ 看了一本国内的， 发现很多细节讲的很模糊。 |
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| 20楼： | >>参与讨论 |
| 作者： wswh2o 于 2006/10/18 8:45:00 发布：
这样的话 首先要理解电路 V（VHDL/verilog）与C的本质区别在于V是描述硬件行为的而C是写一段代码给CPU执行（转换为机器码后）的，其中的最关键的是V的并行性。开发工具（如QUARTUS II）把V语言经编译综合后产生在指定的器件下的布局布线信息，相当于指定器件里的哪个寄存器有什么行为，寄存器间有什么关联。所谓的并行就是说在任何时候对于每一个寄存器（或功能模块）只要有影响其值的关键信号变化输出就会作相应变化。而不像C那样要等到执行到某一句时才有变化（因为C是转换为机器码后给CPU执行的，所以只有执行到某一句该句才“起作用”，这也就是所谓的“串行性”）。 V的每一句话都是对电路的某部分的描述，把电路理解透了一切的变得简单了。 |
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| 21楼： | >>参与讨论 |
| 作者： wswh2o 于 2006/10/18 8:47:00 发布：
这样的话， 不是体现不出什么效率呀 另外， 在程序中不是常使用状态机处理吗？ 这样好像都是逻辑和具体的数字电路联系不上？ 还请高手说下自己的学习路径呀？ |
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| 22楼： | >>参与讨论 |
| 作者： punkcs 于 2006/10/20 20:36:00 发布：
硬件设计和软件设计的不同 vhdl(verilog)是硬件设计语言 pascal(c)是软件设计语言 表面上看起来，似乎他们之间的语法有些相似。 然而，pascal(c)的程序编译后存在某个存储器上，在目标cpu上运行，成为一种软件； 而vhdl(verilog)编写的程序是给当前的计算机“看”的，按照给定的程序（电路结构）制造一个硬件；而在最终产品中vhdl(verilog)程序不复存在。 |
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| 23楼： | >>参与讨论 |
| 作者： xhjiang 于 2006/10/20 21:51:00 发布：
个人觉得，数字电路的基础很重要 先把数字电路巩固一下，再结合synplify综合工具，来看看自己写的RTL代码综合出来的电路是什么，便于以后写代码。在写代码的时候基本上能清楚能综合出来的电路图会是怎么样的。从简单到复杂，写多了，分析多了，也就熟练了。不过我觉得VHDL写的代码是非常清晰的，很美观。毕竟外面公司用verilog的比较多，所以有空的时候我还是想把verilog弄好了，而且发现它写testbench要比VHDL反便。 |
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| 24楼： | >>参与讨论 |
| 作者： fineamy 于 2006/10/26 13:40:00 发布：
路过, 一帮人,这样的问题也这样兴师动众的来讨论! |
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| 25楼： | >>参与讨论 |
| 作者： wapple121 于 2006/10/30 14:08:00 发布：
我也是新手 哈哈 |
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| 26楼： | >>参与讨论 |
| 作者： wltc 于 2006/11/4 10:51:00 发布：
bu shi ba ! 我倒觉得c如果学的深的话能把人搞疯掉 |
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| 27楼： | >>参与讨论 |
| 作者： fjbiao 于 2006/11/5 15:55:00 发布：
你好？？ 能否给我提供个QUARTUS II？？ |
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| 28楼： | >>参与讨论 |
| 作者： yue1983 于 2006/11/5 22:24:00 发布：
最近也在学VHDL,和搂主有同感 最近也在学VHDL,和搂主有同感! |
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| 29楼： | >>参与讨论 |
| 作者： buqibushe 于 2006/11/9 18:48:00 发布：
浅谈 学习ＶＨＤＬ语言最好有硬件概念，就是要把数字电子学好（至少理解），没有这个，他就会把ＶＨＤＬ当作软件语言来做设计，这样就出现了软件式的ＶＨＤＬ，就像Ｃ一样，一行一行的分析下来就ＯＫ了，但ＶＨＤＬ不同，并行的概念还是关键，因为它的语句有对应硬件电路，要反映到硬件上去，最终成品是硬件．不能像Ｃ那样最终还是软件执行． 当然有Ｃ语言的编程经验对于学习ＶＨＤＬ的语言也许也是件好事，比如重载，循环等． |
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| 30楼： | >>参与讨论 |
| 作者： w_cici 于 2006/11/10 13:47:00 发布：
时序设计 做FPGA的设计，要使用时序设计。多在“时序设计”上下功夫，就会找到学习的突破口。 |
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| 31楼： | >>参与讨论 |
| 作者： yehsheng 于 2006/11/11 14:06:00 发布：
国外的 |
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| 32楼： | >>参与讨论 |
| 作者： rtosshu 于 2006/11/15 20:22:00 发布：
不要把写C语言的思维用在VHDL描述上 VHDL的每一句话，你自己都得明白对应到硬件是什么电路，否则不可能写出稳定可靠高质量的代码来。 |
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| 33楼： | >>参与讨论 |
| 作者： ytz963 于 2006/11/20 10:43:00 发布：
还是要多做联系啊 我也在学V，自己感觉还是和C有很大区别的。因为要用V的话，必须对电路模块有所了解和对应模块电路的执行过程要了解得很清楚。并行的东西就不用说，各位大虾已经说得很清楚了，我想说一点：PROCESS中的语句是顺序执行的。我也才刚刚学，不知道说得对不对，还请各位大虾指导。 |
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