首页 | 行业黑名单 | 帮助

电子20问(转载）新手老鸟都来学习吧

作者：wuly　栏目：新手园地

01 电压基准及时间基准

所有模数转换器(ADC)和数模转换器(DAC)都需要一个基准信号，通常为电压基准。 ADC的数字输出表示模拟输入相对于它的基准的比率；DAC的数字输入表示模拟输出相对它的基准的比率。有些转换器有内部基准，有一些转换器需要外部基准。不管怎样所有转换器都必须有一个电压(或电流)基准。

数据转换器的最早应用是用于缓慢变化信号的直流测量。在这种情况下，测量的精确定时并不重要。当今大多数数据转换器是应用在数据采集系统，在这种系统中必须处理大量等间隔的模拟采样值，而且频谱信息与幅度信息同样重要，这里涉及到的采样频率或时间基准(采样时钟或重建时钟)与电压基准一样重要。

电压基准
问：一个电压基准怎样才算好?

答：电压基准与系统有关。在要求绝对测量的应用场合，其准确度受使用基准值的准确度的限制。但是在许多系统中稳定性和重复性比绝对精度更重要；而在有些数据采集系统中电压基准的长期准确度几乎完全不重要，但是如果从有噪声的系统电源中派生基准就会引起误差。单片隐埋齐纳基准(如AD588和AD688)在10 V时具有1 mV初始准确度(001 %或100 ppm)，温度系数为15 ppm/°C。这种基准用于未调整的12位系统中有足够的准确度(1 LSB=244 ppm) ，但还不能用于14或16位系统。如果初始误差调整到零，在限定的温度范围内可用于14位和16位系统(AD588或AD688限定40℃温度变化范围，1 LSB=61 ppm)。

对于要求更高的绝对精度，基准的温度需要用一个恒温箱来稳定，并对照标准校准。在许多系统中，12位绝对精度是不需要这样做的，只有高于12位分辨率才可能需要。对于准确度较低(价格也会降低)的应用，可以使用带隙基准。

问：这里提到的“隐埋齐纳”和“带隙”基准是什么意思?

答：这是两种最常见的用于集成电路中的精密基准。“隐埋”或表层下齐纳管比较稳定和精确。它是由一个具有反向击穿电压修正值的二极管组成，这个二极管埋在集成电路芯片的表层下面，再用保护扩散层覆盖以免在表面下击穿，见图11。

图11 表层齐纳二极管与隐埋齐纳二极管结构图

硅芯片表面和芯片内部相比有较多的杂质、机械应力和晶格错位。这是产生噪声和长期不稳定性的原因之一，所以隐埋式齐纳二极管比表层式齐纳二极管的噪声小，而且稳定得多，因此它被优先采用于芯片基准源上作为精密的集成电路器件。

但是隐埋式二极管的击穿电压标称值大约为5 V或更大一些，而且为了使它处于最佳工作状态，必须吸收几百微安的电流，所以这种方法对于必须工作在低电压并且具有低功耗的基准来说是不适宜的。对于这样的应用，我们宁愿用“带隙”基准。于是研制出一个具有一个正温度系数的电压用以补偿具有负温度系数的晶体管的V be ，用来维持一个恒定的“带隙”电压(见图12)三极管Q2发射极面积是Q1的8倍；这两个管子在R1上产生一个正比于绝对温度的电流，一个正比于绝对温度的电压与Q1的V be 串联，产生电压VZ，它不随温度变化并且可以被放大(见图12)，这个电压等于硅的带隙电压(外推到绝对零度)。

图12 带隙基准原理图

带隙基准与最好的隐埋齐纳基准相比，其准确度和稳定性稍微差一点儿，但是温度特性可优于3 ppm/°C。

问：在使用电压基准时应注意些什么问题?

答：须记住好的模拟电路设计的基本考虑是：注意在高阻抗导体上的电压降、来自公共地线阻抗的噪声和来自不适当的电源去耦产生的噪声。考虑基准电流流动的方向，并且对容性负载要多加小心。

问：我知道电压降和噪声的影响，但是基准是不是必须向导体电压降提供足够大的电流影响才明显?

答：通常基准电路内部是经过缓冲的，大多数情况可流出或流入5～10 mA电流。有些应用需要这样大的或更大一点的电流，例如把基准作为系统的基准。另外一种情况是激励高速闪烁式ADC的基准输入，它具有非常低的阻抗。10 mA电流流过100 mΩ阻抗，产生1 mV电压降，这可能算是比较明显的了。最高性能的电压基准，如AD588和AD688，对于它们的输出和输出接地端采用开尔文接法(见图13)。接线时应靠近误差源周围的反馈回路避免电压降的影响；当电流缓冲放大器被用来驱动许多负载，或吸收流到错误方向的电流时它们也可修正增益和失调误差。检测端应该接到缓冲放大器的输出端(最好接在负载上)。问：什么叫开尔文接法? 答：开尔文接法(Kelvin connections)又称强

2楼：

>>参与讨论

作者： wuly 于 2006/9/3 17:51:57 发布：

01 电压基准及时间基准

电压基准
问：一个电压基准怎样才算好?

问：这里提到的“隐埋齐纳”和“带隙”基准是什么意思?

图11 表层齐纳二极管与隐埋齐纳二极管结构图

图12 带隙基准原理图

带隙基准与最好的隐埋齐纳基准相比，其准确度和稳定性稍微差一点儿，但是温度特性可优于3 ppm/°C。

问：在使用电压基准时应注意些什么问题?

问：我知道电压降和噪声的影响，但是基准是不是必须向导体电压降提供足够大的电流影响才明显?

3楼：

>>参与讨论

作者： wuly 于 2006/9/3 17:57:59 发布：

05 数模转换器

问：我最近看到一份关于低价格16位、30 MSPS数模转换器(DAC)的产品说明。经过检查发现其微分线性误差(DNL)仅达到14位的水平，达到满度阶跃00 25%(12位)时的建立时间为 35ns1/286MHZ。请问这种器件是否最好仅达到14位、28MSPS水平?如果这种DAC仅达到14位的单调性，那么最低两位好像不起作用。为什么产生这种结果?我又怎样验证接线无误呢?

答：这里的问题很多，让我们逐一说明，首先从最后一个问题开始。你可以通过实验来证实第15位和第16位接线正确，当输入数字量为00…00，00…01，00…10和00…11时，观察输出端产生非常好的4等级阶梯波，其中每个阶梯波的高度对应满度值的 1/65 536。你能够看到，输入的阶梯波高度经过一段时间在00…00与00…11之间摆动，或者在某个更宽的范围内看到更详细的摆动，这些是非常有用的。这正是分辨率技术指标的关键所在，它表明这种 DAC对于16位数字量表示65 536个输入码具有输出对应2 16 个不同电压值的能力。
对于要求既能处理强信号又能处理弱信号的系统，一般需要足够大的动态范围。一个典型的实例就是早期光盘唱机上所用的DAC。这种DAC虽然有16～20位的动态范围，但是却只有大约14位的DNL。这种表示数字输入的不准确程度远没有动态范围足够宽更为重要。动态范围应该远大于光盘记录的音频范围，并且在重放时，不论是强音或柔声都应有很小的音频噪声。正是由于这种DAC的价格很低才为光盘唱机所接受。

一个16位的DAC之所以称为“16位DAC”是由于其分辨率所致，而分辨率又与其动态范围密切相关。动态范围是指DAC可分辨的最大信号与最小信号之比。因此动态范围又取决于噪声大小。在理想的ADC或DAC中无法消除的噪声属于量化噪声。

问：什么是量化噪声?
答：一个理想的n位DAC呈锯齿波形的量化噪声是指按线性增长的模拟量值与其对应的按阶梯形增长的数字量之间的差值。量化噪声的有效值是量程(即峰峰值)的1/(2 n+1 3)，或-(602n+1079)dB，即位于峰峰值之下。对于正弦波输出信号，如果用峰峰值表示DAC的量程，那么其有效值是量程的2/4或-903dB。因此一个理想的n 位DAC的满度信噪比可用dB表示为 602n+176 dB
由于模拟信号的改变是通过许多量化阶梯产生的，所以与其伴随的量化噪声就像“白噪声”一样附加在模拟信号上。在DAC实际应用中，构成电路的所有器件产生的总量化噪声限制了能检测最小信号的幅值，总噪声是按照各个器件的量化噪声平方和的平方根(rss)形式合成的。

问：我还是担心DNL这项指标。一个DAC如果只达到14位DNL，是否意味着它不可能达到16 位的单调性?换句话说，是否它的最低两位对总准确度影响不大?

答：确实如此，然而是否值得担心要看应用情况。如果你的仪器在应用中确实需要16位分辨率，全部编码的准确度都达到1/2 LSB并且达到规定误差带1 LSB的满度建立时间为 3125ns(将在后面作简要讨论)，那么这种DAC确实不合适。但是，正如前面介绍的例子，如果你实际上只需要16位动态范围来处理小区域的精细结构，那么你不必要求总准确度很高。如果既考虑价格便宜又要求总准确度很高，那么实际上是很难办到的。

关于DNL在信号处理应用中需要考虑的问题是：(1)由DNL引起的噪声能力；(2)DAC产生的信号类型。让我们考虑一下这两个问题是如何影响其性能的。

在多数情况下，DAC的DNL只在其传递函数中的一些特定点处出现。这种误差作为杂散信号出现在DAC的输出信号中，从而降低了其信噪比。如果这些杂散信号很强，致使它与有用信号无法区分，那么这种DNL就是太大了。评价DNL的另一种方法就是利用好码数量与坏码数量的比率，坏码数量多表明DNL大。这就是信号类型的重要性。

DAC的应用场合不同，可能关心其传递函数的区域也不同。例如，假定这种DAC既能产生很大的信号又能产生很小的信号。当信号很大时，DNL引起的误差占有的比例很高。但是在许多应用中，由于信号本身很大，其信噪比仍符合要求。

现在考虑信号很小的情况。在这种情况下DNL出现在小信号传递函数的实际区域可能很小。实际上，在特定的区域内，由DNL产生的杂散信号的大小可以与DAC的量化噪声相比。当量化噪声成为决定信噪比的限制因素时，16位分辨率与14位分辨率相比确实不同(相差12dB!)

问：好，我明白了为什么有这么多种类的DAC，为什么必须认真理解应用中的各项技术指标。实际上，产品说明或许给出许多典型的工作特性曲线，但难以提供真正有用的信息。那么建立时间是怎么回事?

答：DAC的更新速率取决于数字输入电路能接收新输入信号的速率，而建立时间是指模拟输出电路能达到规定的准确度水平所需的时间。通常输入满度数字阶跃信号，从数字输入变迁50%处开始一直到达某个规定的误差带(一般为±1/2 LSB)所需要的时间。

正像准确度一样，对不同应用场合的时域特性要求差异很大。如果要求转换中的总准确度和满度阶跃，那么对建立时间的要求将会很高(例如CCD图像数字化仪中的失调修正)。与此相反，在波形合成应用中，一般要求采样之间的步长很小。坚实的应用基础表明，连续采样中的满度步长意味着以奈奎斯特速率(采样速率的一半)进行采样。在这种情况下，想要设计一种有效的抗镜像滤波器(antiimaging FILTER)是极其困难的。

鉴于上述情况，用于波形重建和许多其它应用场合的DAC必然要使用过采样。对于这种采样方法不需要满度建立时间。正是利用了这个特性，过采样方法不但准确度能满足要求，而且采样速率也超过满度指标的规定。

附：关于信噪比公式的推导

4楼：

>>参与讨论

作者： wuly 于 2006/9/3 17:59:35 发布：

06 Σ Δ模数转换器

问：我想使用ΣΔADC，但是有一些问题。因为它与以前我所用过的转换器似乎有明显的差别。当着手设计抗混叠滤波器时，我首先要考虑哪些问题?

答：过采样转换器的主要优点是防止混叠所需要的滤波变得十分简单。为了弄清楚为什么会这样，以及对滤波器有些什么限制，首先，让我们看一下这种转换器所使用的基本的数字信号处理方法。为了设计抗混叠滤波器，我们把ΣΔADC看作一种常规的高分辨率转换器，以远高于奈奎斯特采样速率进行采样，其后还跟一个数字采样抽取电路(decimator)和数字滤波器。进入数字抽取电路的输入信号是一种与噪声整形传递函数无关的1位位流(1-bit serial)。
对输入信号以调制器输入采样速率F ms 进行采样，F ms 比两倍的最大输入信号频率(奈奎斯特串行位速率)还要高得多。图61示出的曲线可以看作是抽取滤波器的频率响应。其中在fb和F ms -fb之间的频率成分大幅度衰减，因此可以使用数字滤波器来滤掉转换器频带范围内［0，F ms - fb］而又不包括有用带宽［0，fb ］的所有信号。但转换器不能区分是频带［0,±fb］范围内呈现的输入信号，还是［kF ms ,±fb］范围内呈现的输入信号(其中k为整数)。通过采样处理把在［kF ms ,±fb］范围内的任何信号(或噪声)都混叠到有用频带［ 0,fb］内。只能以数字采样方式工作的采样抽取滤波器对衰减这些信号无能为力。

图61 抽取滤波器的频率响应

因此在转换器对输入信号进行采样之前，必须用抗混叠滤波器去除［kF ms ±f b］频带内的输入噪声。

问：如果我用AD1877(1994年春天推出)，其动态范围为90 dB，那么抗混叠滤波器在F ms -fb(≈3MHZ)处的衰减是否应在90 dB以上?
答：不完全这样。这里假设在接近调制器采样速率的频率处ADC有满度输入，但在大多数系统中情况完全不是这样。与混叠有关的唯一的信号输入，通常恰好正是来自传感器和转换器前级电路产生的噪声。因为这种噪声对于简单的阻容(RC)滤波器通常已足够低，所以RC滤波器完全能够作为抗混叠滤波器。(antialias FILTER)
问：我如何确信单极点RC滤波器能满足应用的要求?如何确定滤波器的时间常数?

答：你的应用典型地说明了频率降到所关心带宽范围内的输入信号的最大允许衰减。这样依次把最小值置于RC滤波器的-3dB点上。让我们看一下AD1877的应用实例以便进一步阐明这一点，并且或许能证明用一个单极点滤波器将提供足够的滤波。
我们假设有一个应用，关心的带宽为0～20 kHz，并且在此范围内的信号衰减不可超过01d B，或比率大于09886［电压dB=20log 10 (比率)，功率dB=10log 10 (比率)］。按照单极点滤波器的衰减公式：

比率=11+(2πfRC)2＞099，其中f=20 kHz

RC≤1-(比率)2(2πf)2(比率)2≈121 ×10 -6 s
如果选择时间常数RC=10 μs(符合元件容差)，那么-3 dB转折频率为159 kHz。现在我们可以计算滤波器的衰减，即滤波器在kF ms ±fb频带内混叠衰减至基带。假设AD1877的调制器采样速率为3072 MHz(其输出采样速率为48 kHz)，则第一频带出现在3052～3 0 92 MHz。RC滤波器在这个频带内的衰减相对全频带约为257 dB(大约0052)。在第二频带范围(6124～6164 MHz)，其衰减为318 dB(0026)。我们知道，在这两个频带(以及在频率范围内所有更高的频带)内通过滤波器耦合到ADC输入端的噪声将被混叠到基频带上，并且它们按有效值平方和的平方根(rss)的形式求和，即 n21+n22+…+n2n。对于以dB为单位给出的数据(例如DK= 20log 10 n k ，k=1，2，3，…，n)，用附录中给出的公式可直接计算： n21+n22+…+n2n =10log 10 (10 D1/10 +10 D2/10 +…+10 Dn/10 ),从而免去了计算比率的中间步骤。

对于白噪声，噪声频谱密度作为频率的一个函数是常数，并且其每一频率范围均有相同的带宽，所以每一频带对滤波器的输入都提供等量的噪声。因此，将不同频带的衰减按rss形式求和，可以得到RC滤波器的有效衰减。例如，从前两个频带产生的噪声衰减为0 0522+00262=0058，即247 dB，这与通过第一频带衰减257 dB比较，基本上与单频带的衰减作用相同。那么，在计算总混叠噪声时，我们究竟需要考虑多少个频带呢?对于本例，前面3，4，5或6个频带的rss和分别为-242，-240，-239，-238 dB。由此可见，第一个频带起主要作用，它与所有频带对噪声衰减之差都在2 dB以内。因此，通常只考虑第一个频带就足够了，除非噪声过大或含有非白噪声频谱。另外，从ADC自身来说，虽然其转换速度快，但其带宽有限，这有助于抑制高阶频带。

现在掌握了衰减，我们可以考虑噪声本身的大小。让我们保守估计(约为50%)并使滤波器有效衰减到20 dB(即01V/V)的情况。为了能计算出使用单极点滤波器时最大允许噪声谱密度，应该对混叠噪声对性能减退的最大影响作出估计。从AD1877的动态技术指标我们可以看到转换器的内部总噪声功率低于满度输入的(32 ppm)，为90 dB。如果整个系统这项指标都在0 5 dB范围内，那么总混叠噪声功率不能超过-90 dB与-895 dB之间的rss差，即-901 d B(111×10 -6 )。应用这一结果，AD1877的输入电压范围峰峰值为3 V，我们可求出混叠噪声一定不能超过3/(22)V×111×10 -6 =118 μV。如果假设将所有这些噪声全部归并到一个频带，且注明有效值噪声=NSD×BW，则噪声谱密度(NSD)

NSD＜118 μV3902 MHz×3052 MHz
=59 nV/Hz
这是后置滤波器频谱密度所允许的最大值。为了求出最大前置滤波器谱密度(MPSD)，如果以前确定的滤波器有效衰减20 dB(即比率等于10)，则有：

MPSD=10×59 nV/Hz=059 μV/Hz

显然，由于简单的RC滤波器不能满足要求，因此你的系统依次在36912MHZ频域内有相当大的噪声。但是，通常你还应该注意周围环境的射频(RF)干扰的影响。

问：据我所知，ΣΔ ADC的本底噪声可能表现出某些不规则性，对此有何看法?
答：大部分ΣΔ ADC在本底噪声中出现一些被称作“闲音(idle tones)” 的尖峰，通常这些尖峰信号能量很低，不足以明显影响转换器的信噪比(S／N)。尽管如此，但是在许多应用中，都不允许在白噪声本底以外很宽频谱范围内有尖峰存在。在音频应用中，例如，即使信号音(tones)比系统总噪声(0～20 kHz)低很多，在没有大的输入信号的情况下，人的耳朵仍然具有检测信号音的极好能力。
有两种闲音源，其中最常见的一种是由电压基准调制引起的。为了掌握这种机理，需要对ΣΔ ADC有一个基本的了解。这里简明扼要地介绍一下ΣΔ ADC。

如图62方框图所示，基本的ΣΔ ADC由过采样调制器及其后面的数字滤波器和抽取电路组成。调制器的输出摆幅处于两种状态(高与低，或0与1，或+1与-1)之间，并且其平均输出与输入信号幅值成正比。由于调制器的输出总是在满度(1位)摆动，所以具有很大的量化误差。然而构造调制器是为了把大部分量化噪声限制在有用带宽［0，f b］以外的频谱区。

图62 ΣΔADC结构框图

图63示出了对应输入信号在频率fi和F ms -fi处的两条“谱线”(单一频率)，同时整形

5楼：

>>参与讨论

作者： wuly 于 2006/9/3 18:00:42 发布：

07 数据转换器的噪声及其它问题

数据转换器的噪声

问：最近我鉴定一只双电源ADC。我将待测转换器的输入端接地，并且在LED指示灯上观察其输出的数码。令我非常惊奇的是为什么我所观察到的输出数码范围不是我所期望的一个数码?

答：这是由电路噪声引起的。当直流输入信号是在两个相邻输出码之间产生变迁时，甚至是在最精密的直流转换器中只是一个很小的电路噪声在其输出端保证出现2个数码偏差。这是模数转换领域中一个生动的事实。类似这种情况，在许多实例中其内部噪声都可能大到足以使输出产生几个数码的偏差。例如具有峰峰噪声电压的转换器输出偏差会超过2 LSB 。当这种转换器的输入端接地，或者输入端接一个干净的直流信号源时，我们总是能在输出端看到3个甚至有时是4个数码的偏差。这种电路噪声使采集到的电压不致限制在一个数码所对应的电压范围内。ADC输入端(包括噪声信号)、电源线及控制线路上的任何外部噪声都会增加内部电路噪声，从而有可能会产生更多位的跳动。
问：当我把一个直流信号加到转换器输入端时，如何确定输出端应该出现的数码数目?

答：在知道噪声分布、直流输入信号对应的确切数码和在数码量化范围内的位置( 在两个数码的中心或在两个数码的边界)理想情况下，这是不困难的。但实际上你不知道这些情况。你只能知道一些有关转换器的交流技术指标(信噪比、动态范围等)，你可以由此进行估算。你从这些指标中可以求出转换器噪声有效值相对满度值的大小。这种噪声幅度大多数都服从高斯分布，所以这种分布的标准偏差(sd)等于其均方根值或有效值。这一结果还表明呈现的偏差数码不会有相等的概率。根据高斯分布，偏离平均值±3 sd的概率为997% 这一事实，我们在6 sd处可以估算峰峰值噪声电压。
如果N rms 为转换器的噪声有效值，V LSB 为1 LSB对应的电压值(=V span /2 b)，V span 为满度电压，那么以LSB为单位的峰峰噪声电压NB为：

NB=6×N rms V LSB =6×2b×N rms V span
通常，如果转换器的信噪比表示相对满度值的噪声功率，那么我们可得：

NB=32×2b×10 -SNR/20

其中b为输出字的位数。

在输出端看到多少个数码取决于输入的平均值(即直流输入值)相对于与数码变迁的位置。如果输入的平均值靠近两个输出数码的边界，与该平均值位于两个输出数码的中间相比可能会看到更多的数码。很容易看出，对于特定的NB值在输出看到的数码的数目NC取决于直流输入值，或者为INT(NB)+1或者为INT(NB)+2，其中INT(NB)为NB的整数部分。所以从噪声幅度＞±3 sd的小概率事件中看到较大的数码是不足为奇的。

那么在输出端有多少位NC产生跳动?表示NC数码所需要的位数是：

INTlogNClog2+05

但是我们能够看到比这位数还多的跳动，因为跳动的位数是转换器的直流输入实际值的函数。例如，考虑在二进制补码中输出字从-1到0的一位码变迁要涉及到所有输出位的反转。

现在让我们看一下AD1879应用实例，它是动态范围为103 dB的18位ΣΔ模数转换器。从动态范围的定义我们有：

20logSN rms =103

从AD1879的产品说明中我们得到满度输入信号的有效值为6/2V。从而允许我们可从上式中求出N rms 为30 μV。接着我们把满度输入范围(12 V)除以最大输出的数码(2 18 )从而求出1 LSB的电压值：

V LSB =122 18 =458 μV

从而可以计算出NB=39。因此当AD1879输入接地(假设接地时对应AD1879的半满度值输入 )时，我们可以预期在其输出端出现4或5不同的数码。
我们可以作进一步的估算。如果已知噪声高斯分布的标准偏差(有效值)和平均值(在这种情况下噪声平均值为0)，那么我们便可以使用高斯分布标准数据表来计算噪声出现在规定输出数码所对应的电压范围内的概率。这样估算出的一个直方图可以描绘出转换器输出数码的分布。这个过程也可以反过来，即利用给定直流输出值条件下的噪声数码分布的直方图可以估算出转换器的信噪比。

图71 噪声高斯分布

为了实现上述想法，我们还是以AD1879为例来说明。考虑两种情况，一种情况是直流输入信号恰恰使转换器输出数码位于两个数码中间，另一种情况是输入信号恰恰使输出数码处于两个数码变迁状态。根据前面的计算，我们已求出噪声标准偏差(即有效值)为30 μV，那么1 LSB对应的噪声电压用噪声标准偏差(sd)来表示为：

4578 μV300 μV=1524

在直流输入信号处于两个数码变迁的中间时(如图72所示)，显然落在-05 LSB至+05 LSB 的任何输入噪声使ADC仍会产生正确输出数码。这样相当于把噪声限制于偏离平均值(0)从(- 05×1524)sd至(+05×1524)sd范围内。根据标准数据表我们可以求出噪声出现在这个范围的概率为554%。如果噪声出现在05 LSB至+15 LSB，那么输出将大于一个数码。从标准数据表还可求出噪声出现在这个范围内的概率为212%。按照这种方法进行下去我们可以得到描绘输出数码分布的总直方图(图72)。
图72中的上面一个图示出了直流输入当输出码平均值为-25 LSB时的实际测量结果。从-27到-23输出范围占5个数码。测量1024次，其中测得每个数码出现的概率示于每一直柱顶上，而计算出的分布概率用括弧标注在每一直柱的顶上。可以看出，测量结果与计算值很一致，图72中的下面一个图示出了直流输入其输出码位于两个数码的边界处的情况。按照同样的方法，我们可以得到下面看到的直方图。然后再通过测量和计算，结果非常一致。应该注意的是，实际施加的直流输入信号的稍高于两个数码之间的边界值，而计算时则按照它正确的边界计算。

图72 输出数码分布直方图

上述估算方法的最大缺点是，常规的转换器数码宽度(要逐位增加数码输出必须增加直流输入量)随逐位增加的数码而变化。这表明，如果直流输入范围对应其输出码范围很窄，那么我们可以预计这要比对应其输出数码范围很宽的直流输入范围跳动位数要多。另外，这种方法还假设转换器内部电路噪声保持恒定，不论是输入交流信号还是直流信号。在许多应用中这是不完全符合实际情况的。
当使用ΣΔ转换器(“死区”除外)时，这种估算方法可能比较准确，因为前边提到的两个因素中的任何一个都是在这种转换器中提出的。

问：现在我明白了为什么在输出端呈现多个数码变化。但为什么不把那些跳动的数码去除而只是使它们保持稳定，是因为其它数码实际上也不确定吗?转换器的实际分辨率是这样的吗?

答：对于专门用于交流或动态应用的许多转换器，其中THD(总谐波失真)和THD＋N (总谐波失真＋噪声)是最重要的的技术指标。因此设计的目标是减小大信号和小信号输入时的谐波失真，同时又使噪声保持在可接受的水平。从而使这些要求与优良的直流转换器的要求有点儿不一致。优良的直流转换器为使缓慢变化的信号精密转换达到最佳，对其中的谐波失真不看成主要问题。实际上希望有些噪声，称作颤抖信号(dither)叠加在输入信号上以便在非常小的信号输入情况下减小失真。颤抖信号还可以用来改善重复测量情况下的直流精度。

为了理解上面的作法，让我们先看一下量化噪声。一个理想的ADC的输出精度是有限的，因为只能用有限位数(b)的数字量表示其输入电压。2b个数字量中的每一个数字量只能表示在全部模拟量范围内对应其相应标称输入值-05 LSB到+05 LSB量化范围内的一个数值。因此ADC的输出可以看作是由离散形式的模拟输入加上误差信号(量化噪声)构成的。当将一个大的并且变化的输入信号(幅度为几十、几百或几千个LSB)加到一个ADC时，量化

6楼：	>>参与讨论
作者： wuly 于 2006/9/3 18:03:00 发布： 08 运算放大器的噪声问：有关运算放大器的噪声我应该知道些什么? 答：首先，必须注意到运算放大器及其电路中元器件本身产生的噪声与外界干扰或无用信号并且在放大器的某一端产生的电压或电流噪声或其相关电路产生的噪声之间的区别。干扰可以表现为尖峰、阶跃、正弦波或随机噪声而且干扰源到处都存在：机械、靠近电源线、射频发送器与接收器、计算机及同一设备的内部电路(例如，数字电路或开关电源)。认识干扰，防止干扰在你的电路附近出现，知道它是如何进来的并且如何消除它或者找到对付干扰的方法是一个很大的题目。如果所有的干扰都被消除，那么还存在与运算放大器及其阻性电路有关的随机噪声。它构成运算放大器的控制分辨能力的终极限制。我们下面的讨论就从这个题目开始。问：好，那就请你讲一下有关运算放大器的随机噪声。它是怎么产生的? 答：在运算放大器的输出端出现的噪声用电压噪声来度量。但是电压噪声源和电流噪声源都能产生噪声。运算放大器所有内部噪声源通常都折合到输入端，即看作与理想的无噪声放大器的两个输入端相串联或并联不相关或独立的随机噪声发生器。我们认为运算放大器噪声有三个基本来源： ·一个噪声电压发生器(类似失调电压，通常表现为同相输入端串联)。 ·两个噪声电流发生器(类似偏置电流，通过两个差分输入端排出电流)。 ·电阻噪声发生器(如果运算放大器电路中存在任何电阻，它们也会产生噪声。可把这种噪声看作来自电流源或电压源，不论哪种形式在给定电路中都很常见)。运算放大器的电压噪声可低至3 nV/Hz。电压噪声是通常比较强调的一项技术指标，但是在阻抗很高的情况下电流噪声常常是系统噪声性能的限制因素。这种情况类似于失调，失调电压常常要对输出失调负责，但是偏置电流却有真正的责任。双极型运算放大器的电压噪声比传统的FET运算放大器低，虽然有这个优点，但实际上电流噪声仍然比较大。现在的FET运算放大器在保持低电流噪声的同时，又可达到双极型运算放大器的电压噪声水平。问：电压噪声达到3 nV/Hz的单位是怎么来的?它的含义如何? 答：让我们讨论一下随机噪声。在实际应用中(即在设计者关心的带宽内)许多噪声源都属于白噪声和高斯噪声。白噪声是指在给定带宽内噪声功率与频率无关的噪声。高斯噪声是指噪声指定幅度X出现的概率服从高斯分布的噪声。高斯噪声具有这样的特性：当来自两个以上的噪声有效值(rms)进行合成时，而且提供的这些噪声源都是不相关的(即一种噪声信号不能转换为另一种噪声信号)，这样合成的总噪声不是这些噪声的算术和而是它们平方和的平方根(rss)(这意味着噪声功率线性叠加，即平方和相加)。例如有三个噪声源V 1，V2和V3，它的rms和为： V0=V21+V22+V23 由于噪声信号的不同频率分量是不相关的，从而rss合成结果是：如果单位带宽(brick wall bandwidth)为Δf的白噪声为V，那么带宽为2Δf的噪声为V2+V2= 2V。更为普遍的情况，如果我们用系数K乘以单位带宽，那么KΔf带宽的噪声为KV。因此在任何频率范围内将Δf=1Hz带宽的噪声有效值所定义的函数称作(电压或电流)噪声谱密度函数，单位为nV/Hz或pA/Hz。对于白噪声，噪声谱密度是一个常数，用带宽的平方根乘以谱密度便可得到总有效值噪声。有关rss和的一个有用结果是：如果有两个噪声源都对系统噪声有贡献，而且一个比另一个大3或4倍，那么其中较小的那个常常被忽略，因为 42=16=4,但是42+12=1 7=4.12 两者之差小3%，或0.26 dB。 32=9=3，但是32+12=1 0=3.16 两者之差小6%，或0.5 dB。因此较大的噪声源对噪声起主要作用。问：那么电流噪声又如何呢? 答：简单(即不带偏置电流补偿)的双极型和JFET运算放大器的电流噪声通常在偏置电流的散粒噪声(有时称为肖特基噪声)的1或2 dB范围以内。在产品说明中一般不给出。散粒噪声是由于电荷载流子随机分布以电流形式通过PN结引起的电流噪声。如果流过的电流为I，那么在带宽B内的散粒噪声In可用下述公式来计算： In=2IqB 其中q为电子电荷(1.6×10 -19 C)。应当注意2Iq为噪声谱密度，即这种噪声为白噪声。从而告诉我们，简单双极型运算放大器的电流噪声谱密度在Ib=200 nA时大约为250 f A/Hz，而且随温度变化不大，而JFET输入运算放大器的电流噪声谱密度比较低(在Ib=50 pA时为4 fA/Hz)，并且温度每增加20 °C其噪声谱密度加倍，因为温度每增加10 °C其偏置电流加倍。带偏置电流补偿的运算放大器的实际电流噪声比根据其输入电流预测的电流噪声要大得多。理由是其净偏置电流是输入偏置电流与补偿电流源之差，而其噪声电流是从这两个噪声电流的rss和导出的。具有平衡输入的传统的电压反馈运算放大器，其同相输入与反相输入端的电流噪声总相等(但不相关)。而电流反馈或跨导运算放大器在两个输入端具有不同的输入结构，所以其电流噪声也不同。有关这两种运算放大器两个输入端电流噪声的详细情况请参考其产品说明。运算放大器的噪声服从高斯分布，在很宽的频带范围内具有恒定的谱密度，或“白”噪声，但当频率降低时，谱密度以3 dB/倍频程开始上升。这种低频噪声特性称作“1/f噪声 ”，因为这种噪声功率谱密度与频率成反比。它在对数坐标上斜率为-1(噪声电压或电流1/ f频谱密度斜率为-1/2)。-3 dB/倍频程谱密度直线延长线与中频带恒定谱密度直线的交点所对应的频率称作1/f转折频率(corner frequency)，它是放大器的品质因数。早期的单片集成运算放大器的1/f在500 Hz以上转折，但当今的运算放器在20～50 Hz转折是常见的，最好的放大器(例如AD OP27和AD OP37)转折频率低到2.7 Hz。1/f噪声对于等比率的频率间隔(如每倍频程或每十倍频程)具有相等的增量。问：为什么你们不公布噪声系数? 答：放大器的噪声系数(NF)用来表示放大器噪声与源电阻热噪声之比，单位为dB ，可用下式表示： NF＝20logVn(amp)+Vn(source)Vn(source) 其中Vn(amp)表示放大器噪声，Vn(source)表示源电阻热噪声。 NF对射频放大器来说是一项很有用的技术指标，一般总是使用相同的源电阻(50或75 Ω )来驱动射频放大器，但当这项指标用于运算放大器时容易引起误解，因为运算放大器在许多不同应用中其源阻抗(不一定是阻性的)变化范围很宽。问：源阻抗对噪声有何影响? 答：当温度在绝对零度以上时所有电阻都是噪声源，其噪声随电阻、温度和带宽的增加而增加(随后我们将讨论基本电阻噪声或热噪声)。电抗不产生噪声，但噪声电流通过电抗将产生噪声电压。如果我们从某一个源电阻驱动一个运算放大器，那么等效输入噪声将是该运算放大器的噪声电压，源电阻产生的噪声电压和放大器的噪声电流In流过源电阻产生的噪声电压的 rss和。如果源电阻很低，那么源电阻产生的噪声电压和放大器的噪声电流通过源电阻产生的噪声电压对总噪声的贡献不明显。在这种情况下放大器输入端的总噪声只有运算放大器的电压噪声起主要作用。如果源电阻很高，那么源电阻产生的热噪声对运算放大器的电压噪声和由电流噪声引起的电压噪声都起主要作用。但值得注意的是，由于热噪声只是随电阻的平方根增加，而由电流噪声引起的噪声电压直接与输入阻抗成正比，所以放大器的电流噪声对于输入阻抗足够高的情况下总是起主要作用。当放大器的电压噪声和电流噪声都足够高时，则不存在输入电阻为何值时热噪声起主要作用的问题。
7楼：	>>参与讨论
作者： wuly 于 2006/9/6 0:37:59 发布： 09 运算放大器的建立时间问：建立时间为何重要? 答：运算放大器的建立时间是保证数据采集系统性能的一项重要参数。为了准确地采集数据，运算放大器的输出必须在模拟数据转换器准确地将数字量转换之前达到稳定。建立时间是一项通常不容易测量的参数。近几年来，测量运算放大器的建立时间的方法和设备几乎跟不上运算放大器本身性能的发展。新一代运算放大器在短时间内达到稳定的精度越高，对测试设备及其设计者和使用者的要求也就越高。工程师们对此常常产生不同看法：有的人认为应该将测试方法与测试设备结合起来测量待测器件(DUT)的建立时间。还有的人认为建立时间的测量主要受测试设备一些极限特性的限制。因此，为了解决已提出的建立时间参数的要求，人们一直在不断地开发新的测试设备和测试方法。在数据采集系统中，在系统采样速率决定的采样周期内，运算放大器的输出应该在其驱动模数转换器(ADC)的终值的1 LSB(即2 －n FS)范围内达到稳定。稳定在满度的1 LSB 范围内意味着ADC的准确度稳定在±1/2 LSB。因此10位ADC要求运算放大器稳定到1/1024的一半，即0.05%；12位ADC要求稳定到1/4096的一半，即0.01%；14位ADC则要求更高的精度。建立时间绝大多数都规定达到0.1%和0.01%。虽然增大满度信号范围会增大LSB的量值，使问题比较容易解决，但是对于高频系统却是一种不可采纳的方法。大多数高频ADC满度信号为1V，最高为2V。对于10位DAC，在满度信号为1V的情况下，LSB大约是1mV；对于12位ADC，LSB大约是250μV。为了能够测量满度变迁情况下的稳态特性，其动态范围必须达到4个数量级。新型运算放大器(例如AD9631和AD9632) 的建立时间减小到20～10ns范围内，测量这样短的建立时间非常困难。问：如何测量建立时间? 答：近年来要求用一个快速、精密信号源(通常称作平顶波发生器)来驱动运算放大器已成为测量建立时间的关键问题。顾名思义，这种平顶波发生器，to时刻在两个已知幅度之间应该有一个很陡的阶跃和最小的上冲(或下冲)，使之在测量时间的有效范围内保持“ 平坦”。这里所谓的“平坦”是指与DUT的建立时间测量误差相比非常平坦。为了确保运算放大器的任何输出信号完全能跟得上阶跃响应，而不是输入信号阶跃跳变后对信号的响应。这样就得要求运算放大器的准确度非常高，因此这种测量线路中的任何有源器件的建立时间特性都要优于DUT的建立时间特性。实际上，这种平顶波发生器制作起来很困难。通常使用一种技术要求很低的器件构成“ 平顶波发生器”，即把一个汞润触点继电器(MERCURYwettedcontact RELAY)的常开触点接到一个低内阻稳压源上，可以产生一个波形的顶部非常平而边缘又非常陡的平顶脉冲。图9.1示出了实现这种功能的一个简单电路。DUT输入端接一个50Ω接地电阻。当继电器闭合时，直流电压V STEP 施加到DUT的输入端，产生一个负向跳变。当继电器断开时，输入节点对地快速放电，产生输入正向跳变。继电器常开触点应该保证所有其它元件与运算放大器输入端完全隔离，只要继电器保持断开状态，运算放大器的输入电平(通过50Ω电阻接地)应保持不变。图9.1 用汞润触点继电器构成的平顶波发生器下一个问题是，直接测量输出要求控制一个大的动态范围。如果DUT接成反相器，那么构成的减法器电路只需关心误差信号而不必考虑整个输出动态范围。图9.2示出了用来测量AD7 97达到16位精度建立时间(即达到0.0015%典型值为800 ns)所用的电路。在图9.2中，A1为DUT，其增益为-1。由输入到输出端的分压器构成第二个“准”求和点，它可重现该放大器求和点的信号。100Ω电位器用来使直流电压调零。在A2的输入端接两支二极管用来对电位图9.2 AD797建立时间测量电路器滑动端箝位，以防止放大器饱和，同样对放大器的输出端也起到箝位作用。由于A2的输出电压在阶跃前后是一样的(即差值为零)，所以由于阶跃变化所产生的该放大器的稳定特性对于测量A1是不重要的。因此测量A2的输出便可以得到A1的建立时间。这种方法要求DUT接成反相放大器。该电路虽然也可在其它增益情况下工作，但是电阻和直流调零电位的稳定性将对测量有较大的影响。问：还有别的测量方法吗? 答：测量建立时间的第二种方法是利用数字示波器的计算功能。这种方法是计算代表建立时间误差的波形，即先测量DUT接受的输入信号与输出信号之间瞬时波形差，然后将其与理想器件建立时间的这种波形差相比较，便可得到DUT的误差波形。如果在这个系统中存在增益误差，那么它会使误差波形表现为直流偏移。因此这种计算方法适用于任何增益的DUT，不论是接成反相放大器，还是接成同相放大器。这种方法对于有低频建立拖尾的信号发生器起到补偿作用，从而使DUT对低频输入响应不再受建立时间的影响。因为这种示波器要应用于高速测量，为了要在高分辨率情况下测量误差，必须采用平均方法。例如，如果示波器所用的ADC仅有8位分辨率，但又要使精度优于8位，那么只能用多个周期的平均值来提高测量的有效分辨率。问：还有其它的测量方法吗? 答：测量建立时间的第三种方法是直接测量输出波形。Data 6000型数据精密分析仪可将高达5V的信号直接数字化，具有16位精度和10ps分辨率。但美中不足的是这种仪器依赖于比较器探头的重复采样。为了测得建立时间波形，要对所有采样点每次采样一位。因此测量建立时间要花费很多时间，尤其是当使用上限频率为1kHz的继电器式平顶波发生器时更是如此。问：为什么产品说明中把建立时间特性分为短期建立时间和长期建立时间? 答：传统的建立时间定义是指从放大器输入阶跃开始到其输出进入规定误差带并不离开这个误差带所需要的时间。这个定义非常简单明了，但是有时会出现这种情况；初始建立时间很快，但随后要拖一段时间才稳定到终值。单电源放大器在电源的下限附近可能会出现这种现象。对于更为常见的输入信号大的瞬变情况下，在快速稳定到极好的初始精度之后，有一个相当长时间缓慢漂移的“热拖尾”。产生热拖尾的原因是，当阶跃跳变使运算放大器的内部电压产生突变致使内部晶体管形成温度梯度。由于临时出现温差使匹配晶体管不能很好地跟踪。芯片的温度时间常数决定达到热平衡所需要的时间。为了防止或减小这种影响，在运算放大器设计时就应细心地安排器件位置，设计成热对称结构，这种方法对于低速高精密器件来说要比高速器件更容易实现，因为高速器件电源的摆幅大而且速度快。应该特别指出的是，使用明显改善运算放大器工作速度的新的绝缘隔离工艺(类似超快速互补双极型工艺，XFCB)在减小热拖尾问题方面还有些困难。因为这种工艺使每个晶体管都有一个独立的绝缘“管 ”。虽然这种绝缘隔离减小寄生电容并使工作速度大大提高，但它有热绝缘作用，使热量耗散到衬底层的速度减慢。长拖尾的严重性和具体应用有关。例如，有些系统的采样速率与最初的短期建立时间一致，所以受长期漂移的影响不太大。对于非常注重转换信号频域特性的通信系统及其它有关应用就属于这种情况。虽然长期建立时间误差可以使增益和失调发生变化，但是长期热拖尾对数字信号的失真信号影响很小。这种频域测量(例如失真信号)系统要比时域测量(例如建立时间)系统更加重要。另外，譬如视频和扫描仪系统可能有阶梯波输入，随后跟一个长期恒定的台阶电压。在这期间，对运算放大器的输出信号进行重复模数转换能跟踪长期建立时间特性。在这种系统中，了解运算放大器的长期建立时间特性是非常重要的。图9.3示出了单位增益稳定、高速箝位放大器AD8036的长期建立时间特性曲线和短期建立时间特性曲线，这种放大器适合用作高速系统模数转换驱动器。左图示出了在初始大的阶跃之后，一直保持在长期稳定终值的0.09%。右图示出在时间轴放大300倍情况下，大约16秒后，输出达到短期建立时间范围内的0.01%，这对有些系统的采样非常有用。AD8036 的失真非常低(在500Ω负载情况下，2次谐波和3次谐波失真降到65dB以上)，所以对于这种性能要求非常关键的系统来说，它是一种优选器件。图9.3 AD8036长期建立时间和短期建立时间特性曲线

8楼：

>>参与讨论

作者： wuly 于 2006/9/6 0:38:45 发布：

10 串行数据转换器接口

问：我现在需要安装节省空间的数据转换器，认为串行式转换器比较适合。为了选择和使用这种转换器，请问我需要了解些什么?

答：首先我们看一下串行接口的工作原理，然后再将它与并行接口相比较，从而可以消除对串行接口数据转换的神秘感。

图10.1示出了一种8通道多路转换12位串行式模数转换器(ADC) AD7890.html">AD7890与一种带串行接口的数字信号处理器(DSP) ADSP2105接线图。图中还示出了使用DSP与ADC通信的时序图。通过一根线以串行数据流的形式传输12位转换结果。串行数据流还包括3位地址，用来表示AD789 0当前被选中的多路转换器中的输入通道。为了区分不同组的数据串行位流，必须提供时钟信号(SCLK)，通常由DSP提供。有时ADC作为输出信号提供这种时钟信号。DSP通常(但不总是) 提供一个附加的成帧脉冲，它要么在通信开始第一个周期有效，要么在通信期间(例如TFS/R FS)有效。

图10.1 串行式ADC与DSP之间的接线图

在这个实例中，利用DSP的串行端口来设置ADC内部5位寄存器。这个寄存器的位控功能包括：选择通道、设定ADC处于电源休眠方式和起动转换。显然，这种情况下串行接口必须双向工作。

从另一方面来说，并行式ADC的数据总线直接(或可能通过缓冲器)与带接口的处理器的数据总线相连。图10.2示出了并行式ADC AD7892与ADSP2101的接线图。当AD7892完成一次转换后，中断该

图10.2 并行式ADC AD7892与ADSP2001接线图

DSP，DSP响应后，按照ADC的译码内存地址读一次数据。串行式数据转换器与并行式数据转换器之间的重要差别在于需要的连接线数。从节省空间的角度来看，串行式数据转换器有明显的优点。因为它减少了器件的引脚数目，从而有可能做成8脚DIP或 SO封装的12位串行式ADC或DAC。更重要的是它节省了印制线路板的空间，因为串行接口只需连接几根线条。

问：我的数模转换器(DAC)必须离中心处理器及其它处理器距离很远。我最好采用何种方法?

答：首先你必须确定是使用串行式DAC还是并行式DAC。当使用并行式DAC时，你应该确定每个DAC进入存储器I/O端口的地址，如图10.3所示。然后你应该对每个DAC编程，将写命令直接写入适当的I/O口地址。但这种结构具有明显的缺点。它不但需要并行数据总线，而且到所有远处的端口都需要一些控制信号线。然而串行接口只需要为数不多的两条

图10.3 多个并行式DAC接线图

线，显然它比并行接口经济得多。一般说来，虽然串行式数据转换器不能对处理器的存储器寻址，但是可以把许多串行DA C接到处理器的串行端口上，然后利用处理器的其它端口产生片选信号来逐一地启动每个DAC 。片选信号虽然仅需要一条线就能将每个DAC都接到串行接口上，但是接到处理器上传输片选信号线的数目可能受到限制。

解决这个问题的一种方法是采用菊花链(DAISYchained)式结构，将所用的串行式DAC 都连在一起。图10.4示出了如何将多个DAC连接到一个I/O端口上。每个DAC都有一个串行数据输出(SDO)脚，将第一个DAC(即DAC0)的SDO脚接到本菊花链中的下一个DAC(即DAC1)的串行数据输入(SDI)脚。LDAC 和 SCLK以并行方式被送到本菊花链中的所有DAC。因为在时钟作用下送入SDI的数据最终都要到达SDO(N个时钟周期之后)，所以一个I/O端口能够寻址多个DAC。但是这个I/O端口必须输出很长的数据流(每个DAC占的N位乘以本菊花链中DAC的数目)。这种结构的最大优点是不需要对寻址的DAC进行译码。所有的DAC在相同的I/O端口上都有效。菊花链式结构的主要缺点是可达性(accessibility)或等待时间长。即使要改变某一个DAC的状态，处理器也必须从该 I/O端口输出全部数据流。

图10.4 多个串行式DAC菊花链式结构

问：既然串行式数据转换器节省许多空间和线路，那么为什么不在每个要求节省空间的应用场合都使用它们呢?

答：串行式数据转换器的主要缺点是为了节省空间从而降低了速度。例如，对并行DAC 编程，只用一个写脉冲便可以把数据总线上的数据在时钟作用下送入DAC。然而，如果要把数据写入串行DAC，那么DAC的位数必须等于相继的时钟脉冲数(N位DAC需要N个时钟脉冲)，每个时钟脉冲后还要跟随一个装入脉冲。所以这种处理器的I/O端口与串行数据转换器通信要花费相当多的时间。因此吞吐率高于500 ksps 的串行式DAC平常是少见的。

问：我的8位处理器没有串行接口，有什么办法可以把一个12位串行式ADC(例如AD7993)接到该8位处理器总线上?

答：当然我可以使用外部移位寄存器，将数据用串行(和异步)方式装入移位寄存器，然后在时钟作用下进入处理器的并行端口。但是，如果这个问题的着眼点是“没有外部逻辑” ，那么可以把这个串行式ADC看作1位并行式ADC来连接。将该ADC的SDATA脚接到该处理器数据总线的一条数据线上，这里接到数据线D0。如图10.5所示。使用某种译码逻辑电路，能使该ADC的口地址看作是该

9楼：

>>参与讨论

作者： wuly 于 2006/9/6 0:39:51 发布：

11 失调与增益调整

问：我想向你请教有关失调与增益调整问题。

答：一般不用调整，除非你必须调整。有两种方法供选择：(1)使用好用的设备、元器件和不需调整便能满足要求的电路；(2)利用数字技术，对应用系统进行软件调整修正。当你考虑到电路设计、温度、振动和寿命对性能和稳定性的影响时，有时使用调整电位器 (连接到待调整的器件上)可以调整掉由此产生的影响，当然还包括附加的技术处理和复杂的调整要求。

问：我大概明白了一些，那么请你详细地说一下我应该如何调整模拟电路中的失调误差和增益误差?

答：按正常顺序是先调整输入端。如果你考虑到被调整电路的传输特性，那么通常使用直接方法。线性模拟电路简化的理想传输特性(例如放大器、ADC或DAC)由下式给出：
OP=K×IP(1)
其中OP为输出，IP为输入，K为比例因子。应该注意的是，上述简化形式蕴含着许多问题：ADC的量化误差，当输入和输出形式不同(如输入为电压，输出为电流)时K的量纲问题，故意偏置及其它问题。在实际(非理想)电路中，折合到输入端的失调误差和增益误差分别为OS和ΔK,从而上述公式还可写成：
OP=(K+ΔK)×(IP+OS)(2)
OP=K×IP+K×OS+ΔK×IP+ΔK×OS(3)
方程(2)和(3)是不完整的，因为它们仅考虑了输入失调，但这种情况最普遍。后面将讨论输入失调与输出失调独立的系统。
从式(3)可以看出，当未知的失调出现时，直接调整增益是不合理的，必须首先调整失调。设IP为零，调整失调使OP也为零。然后调整增益，当输入接近满度(FS) 时，调整增益使输出符合式(1)。

问：对于双极性ADC和DAC应该如何调整?

答：许多ADC和DAC可在单极性和双极性工作方式之间进行切换，这种器件不论用于何种场合都应在单极性方式下进行失调和增益调整。即使转换器不可能工作在单极性场合，或者转换器仅工作在双极性的场合，或者在其它情况下都是如此。

可以把双极性转换器看作失调很大的单极性转换器(确切地说，失调为1 MSB，即满度范围的一半)。根据所使用转换器的结构，这种双极性失调(BOS)不一定受增益调整的影响。如果受到影响，那么公式(1)可写成：
OP=K×(IP-BOS)(4)
在这种情况下，其增益调到接近满度FS(正满度或负满度均可，但通常调到正满度) 之后，在模拟零点调整失调。对于双极性失调，在DAC失调范围内的情况下，这是一种常用方法。
如果双极性失调不受增益调整的影响，那么公式(1)可写成：
OP=K×IP-BOS(5)
在这种情况下，在负FS调整失调，而在正FS(或非常接近FS)调整增益。大多数ADC 都采用这种方法，而且DAC的双极性失调使用运算放大器和外接电阻，也采用这种方法。当然，总是应该按照产品说明中建议的方法进行调整，但是如果产品说明中没有给出调整方法，通常DAC应在模拟零点调整失调，而ADC应在负FS处调整失调或者ADC与DAC都在接近正FS处调整失调。

问：为什么你总强调“接近”FS?

答：放大器和DAC都在零点和FS处进行调整。在DAC中，全“1”最大可能数字输入应该产生低于“满度”1 LSB 的输出，这里的“满度”认为是某一常数乘以基准。因此 DAC的输出是基准电压与数字输入的归一化乘积。ADC不在零点和FS处调整。理想的ADC输出是被量化的，而且第一个输出变迁点(从00… 00到00…01)发生在全0标称值以上1/2 LSB。随后相继的变迁点均发生在模拟输出每增加1 L SB处直至最后一个变迁点发生在FS以下1/2 LSB 处。非理想ADC的调整首先是将其输入值设置到要求变迁的标称值，然后调整ADC输出直至使其输出在变迁点对应的两个数字量之间有同样的跳动。因此，ADC的失调应在输入对应第一个变迁点(即零点或-FS以上1/2 LSB，它“接近” 零点或“接近”-FS)，而增益则应在最后一个变迁点(即正+FS以下1 1/2 LSB，它“接近”+ FS)。这种方法虽然在失调调整过程中，在增益误差和失调误差之间会产生一定的相互影响，但是小得微不足道。

问：要求在“接近”FS而又不在FS处进行调整，还会带来其它异常后果码 ?
答：同步电压频率转换器(SVFC)当其输出频率和谐地与其时钟频率相关时，即其输出频率非常接近时钟频率的1/2，1/3或1/4时，容易出现注入锁相(injection locking) 现象。SVFC的FS等于1/2时钟频率。在这种情况下进行调整时会使问题恶化。因此建议SVFC 的增益调整应在FS的95% 附近。
问：“输入”和“输出”失调调整对电路有什么要求?
答：像仪表放大器和隔离放大器这种电路通常都有两级直流增益，而且输入级增益是可变的。所以两级放大器具有输入失调IOS、输出失调OOS，第一级增益K和输出级单位增益，在零输入时输出OP为：
OP=OOS+K×IOS(6)
由式(6)显然可以看出，如果增益恒定，我们仅调整IOS或OOS使总失调为零(另外，如果输入级采用长尾对双极型晶体管，当对IOS和OOS都进行调整时会得到更好的失调温度系数；但对于长尾对FET则不必调整)。如果第一级增益改变，那么IOS与OOS失调都得重新调整。
IOS与OOS是一种反复调整的过程。在零输入时，增益设置到最大，调整IOS 直至输出为零。然后增益减到最小，再调整OOS直到输出也为零。重复上述IOS与OOS调整过程直至无需进一步调整为止。在IOS与OOS都未调整到零之前不应调整增益。在失调调整过程中对于实际增益数值的高或低并不重要。

问：对于增益和失调调整应该采用什么样的电路?
答：许多放大器(即少数转换器)都有调整增益和失调的端子，但也有许多器件没有。失调调整通常在两个指定调整端之间接一个电位器，其滑动端(有时经过一只电阻)接到电源的一端。正确的接线及选用元件的数值请见所用器件的产品说明。运算放大器失调调整中最常见的一个差别就是校正电位器的偏移值不同以及应该连接的电源电压不同。

在没有提供单独的失调调整端子的情况下，一般对输入信号端加一个恒定的失调调整量。有两种基本失调调整方法，如图11.1(a)和11.1(b)所示。当系统使用差分输入运算放大器作为反相器(最常见)的情况下，使用图11.1(a)所示的方法对器件失调而不是对系统失调作修正最合适。在单端输入方式中，方法11.1(b)用来对系统失调进行调整，但对于失调很小的器件，应该尽量避免使用这种方法，因为常需要(与信号输入电阻相比)很大阻值的求和电阻，目的在于：(1) 避免求和点输入信号过大；(2)保持适当的比例修正电压并且把差分电源电压漂移的影响衰减到最小。另外在两个电源与电位器之间连接一个电阻，常常有助于增加调整分辨率和减小功耗。

图11.1 两种失调调整方法

凡是

10楼：

>>参与讨论

作者： wuly 于 2006/9/6 0:44:32 发布：

17 电流反馈运放大器

Erik Barnes,ANALOG Devices Inc.

问：与普通运放相比，我不太明白电流反馈运放如何工作?我听说电流反馈运放带宽恒定，不随增益变化而改变，那是怎么实现的?它与互阻放大器是否一样?

答：在考察电路之前，我们先给电压反馈运放(VFA)、电流反馈运放(CFA)和互阻放大器这三个概念下定义。顾名思义，电压反馈是指一种误差信号为电压形式的闭环结构。传统运放都用电压反馈，即它们的输入对电压变化有响应，从而产生一个相应的输出电压。电流反馈是指用作反馈的误差信号为电流形式的闭环结构。CFA其中一个输入端对误差电流有响应，而不是对误差电压有响应，最后产生相应的输出电压。应该注意的是两种运放的开环结构具有相同的闭环结果：差动输入电压为0，输入电流为0。理想的电压反馈运放有两个高阻抗输入端，从而使输入电流为0，用电压反馈来保持输入电压为0。相反，CFA有一个低阻抗输入端，从而使输入电压为0，用电流反馈来保持输入电流为0。互阻放大器的传递函数表示为输出电压对输入电流之比，从而表明开环增益Vo/Iin用欧姆(Ω)表示。因此，CFA可称作互阻放大器。有趣的是，利用VFA闭环结构也可构成互阻特性，只要用电流(如来自光电二极管的电流)驱动低阻求和节点，就可产生一个电压输出，其输出电压等于输入电流与反馈电阻的乘积。更有趣的是，既然理想情况下，任何一个运放应用电路都可以用电压反馈或电流反馈来实现，那么用电流反馈也能实现上面的IV变换。所以在用互阻放大器这一概念时，要理解电流反馈运放与普通运放闭环IV变换电路之间的差别，因为后者也可表现出类似的互阻特性先看VFA的简化模型(见图1)，同相增益放大器电路以开环增益A(s)放大同相放大原理图

波特图图1

VFA的简化模型差模电压(V IN+ -V IN- )，通过RF和RG构成的分压电路把输出电压的一部分反馈到反相输入端。为推导出该电路的闭环传递函数VO/V IN+ ，假设流入运放输入端的电流为0(输入阻抗无穷大)；两个输入端民位近似相等(接成负反馈且开环增益很高)。这样可得：
VO=(V IN+ -V IN- )A(s)，
V IN- =RGRG+RFVO
代入并整理得
VOV IN+ =(1+RFRG)1
1+1/LG，其中LG=A(s)1+RF/RG
闭环带宽是指环路增益(LG)下降到1(0dB)时的频率。1+RF/RG这项称为电路的噪声增益
；对同相放大电路，它也是信号增益。从波特图上可以发现，电路的闭环带宽为开环增益A(
s)与噪声增益NG的交点。噪声增益增高使环路增益降低，从而使闭环带宽减小。如果A(s)
以20DB/10倍频程下降，那么放大器的增益带宽积就为常数，即闭环增益每增加20DB，相应
地闭环带宽降低10倍频。

现在考虑CFA的简化模型，如图2所示。同相输入端是单位增益缓冲器的高阻输入端，反相输入端是单位增益缓冲器的低阻输出端。缓冲器允许误差电流流入或流出反相输入端，且单位增益使反相输入跟随同相输入。误差电流反映高阻节点，将误差电流转换成电压，经缓冲后输出。高阻节点阻抗Z(s)与频率相关，它与VFA的开环增益类似，直流值很高，并以20DB/10倍频程下降。

同相放大原理图波特图

图2 CFA的简化模型

当缓冲器保持V IN+ =V IN- 时，通过对V IN- 节点处的电流求和可得到闭环
传递函数。假设缓冲器输出电阻为0，即RO=0，
VO-V IN- RF
+-V IN- RG+I ERR =0 且I ERR =VOZ(s
)
代入求解得：
VOV IN+ =(1+RFRG)1
1+1/LG，其中LG=A(s)1+RF/RG
虽然CFA闭环传递函数与V
FA一样，但CFA环路增益(1/LG)仅取决于反馈电阻RF，而不是(1+RF/RG)，这样CFA的
闭
环带宽将随RF的阻值改变而改变，而不是随噪声增益(1+RF/RG)的变化而变化。从波特图上可以看出，RF与Z(s)的交点决定环路增益大小，由此决定电路的闭环带宽f CL 。很显然，CFA的一个优点是增益带宽积不为常数。实际上，CFA的输入缓冲器的输出电阻RO并不是理想的，一般为20至40Ω。这个电阻的存改变了反馈电阻的大小。两个输入端电压不完全相等，把V IN- =V IN+ -IERR RO代入前面式子。求解VO/V IN+ 得

VOV IN+ =(1+RFRG)1
1+1/LG，
其中LG=Z(s)RF-RO(1+RF/RG)
反馈电阻中的附加项意味着环路增益实际在一定程度上依赖于电路的闭环增益。当闭环增益较低时，RF起主要作用；当闭环增益较高时，第二项RO(1+RF/RG)增加，环路增益降低，由此闭环带宽减小。

应该说清楚的是，如果RG断开，输出端短接到反相输入端(像电压跟随器那样)，会使环路
增益非常大。对VFA而言，如果把整个输出电压都反馈回输入端，会使反馈达到最大。而电流反馈的最大值受短路电流的限制。反馈电阻越小，反馈电流越大。从图2可以看出，当RF=
0时，Z(s)与反馈电阻交点的频率很高，在高阶极点区域内。对于CFA来说，Z(s)的高阶极点
会造成高频相移增大，当相移大于180°时，导致电阻不稳定。因为RF的最佳值随闭环增
益改变而改变，所以在确定不同增益情况下的带宽和相位裕度时，波特图很有用。减少相位
裕度，增大闭环带宽，但这会在该频域内出现尖峰，在时域内出现过冲与阻尼振荡。电流馈
器件的产品说明上会给出不同增益时RF的最佳值。

CFA具有优异的压摆率特性。尽管设计出高压摆率的VFA是可能的，但从内在固有特性来说，
CFA的压摆率更快。传统的VFA，在轻负载时，压摆率受到内部被偿电容的充放电电流的限制
。在输入大瞬态信号时，使输入级饱和，仅其长尾电路电流对补偿节点进行充电或放电。对
CFA，低输入阻抗允许大瞬态电流按需要流入放大器，内部电流镜把此输入电流传输到补偿
节点，实现快速充放电。理论上它和输入阶跃信号的大小成比例。压摆率增高使上升时间变
快，压摆率引起的失真和线性误差减小，大信号频率响应变宽。实际上，压摆率受电流镜饱
和电流(10~15mA)的限制，以及输入和输出缓冲器压摆率的限制。

问：CFA的直流精度怎样?

11楼：	>>参与讨论
作者：林振海于 2006/9/7 15:41:40 发布：写的不错！我会慢慢的学习哦！

12楼：	>>参与讨论
作者： Ze 于 2006/9/7 18:19:59 发布：好多啊够学的了

13楼：	>>参与讨论
作者： 330721 于 2006/9/7 22:47:05 发布：好多啊，一时半会看不完啊，下载了慢慢看，呵，谢谢版主！

14楼：	>>参与讨论
作者： zam_197933 于 2006/9/8 21:42:06 发布：查阅的好资料，收下了，谢谢了。

15楼：

>>参与讨论

作者：じ☆v伟尐爺于 2007/1/20 10:39:10 发布：

这么多啊

那我这几天又有事做了

先收藏了，谢谢斑竹

16楼：	>>参与讨论
作者： axw_peng 于 2007/1/20 15:33:06 发布：要知道的还挺多的呢！！

17楼：	>>参与讨论
作者：菜鸟120 于 2007/1/21 16:20:31 发布：楼主辛苦了,好多的资料，下下来再看,但是怎么没有图呢?是不是还得买什么书啊?

18楼：	>>参与讨论
作者：菜鸟120 于 2007/1/21 16:32:24 发布：楼主,我最想要的资料就是最后一问啊,什么是合理的布线,在那里可以查的到?谢谢!

参与讨论

相关帖子

免费注册为维库电子开发网会员，参与电子工程师社区讨论，点此进入