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老大们，请教问题（QUARTUS里面的Clock skew>data delay）

作者：雪舞风华　栏目：EDA技术

老大们，请教问题（QUARTUS里面的Clock skew>data delay）
       问题描述：
在编译某个模块时出现这个问题：
Not operational: Clock Skew > Data Delay c3123456:inst|C36:inst1|inst102    c3-123456:inst|C3-6:inst1|inst118    PA14    PA14    None    None    1.600 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst98    c3-123456:inst|C3-6:inst1|inst114    PA14    PA14    None    None    3.200 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst100    c3-123456:inst|C3-6:inst1|inst116    PA14    PA14    None    None    3.200 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst    c3-123456:inst|C3-6:inst1|inst112    PA14    PA14    None    None    3.200 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst104    c3-123456:inst|C3-6:inst1|inst120    PA14    PA14    None    None    4.000 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst106    c3-123456:inst|C3-6:inst1|inst122    PA14    PA14    None    None    5.600 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst108    c3-123456:inst|C3-6:inst1|inst124    PA14    PA14    None    None    5.600 ns
Not operational: Clock Skew > Data Delay    c3-123456:inst|C3-6:inst1|inst110    c3-123456:inst|C3-6:inst1|inst126    PA14    PA14    None    None    5.600 ns
产生如下警告：Warning: CIRCUIT may not operate. Detected 8 non-operational path(s) clocked by clock "PA13" with clock skew larger than data delay. See Compilation Report for details.
在帮助文件下查得该警告信息为：
CAUSE: The clock skew of the specified NUMBER of non-operational path(s), clocked by the specified clock between two registers, is greater than the delay between the same two registers plus the tCO and tSU. As a result, the CIRCUIT may not operate. In addition, this warning may appear if either the source register or the destination register is controlled by an inverted undefined clock. When this condition occurs, the Timing Analyzer cannot accurately compute the correct hold relationship without a specified clock requirement.

ACTION: View the timing analysis results in the Report window and list the specified paths in the Messages window. If possible, correct the clock skew in the design by using internally registered write/read enables, or by adding LCELL primitives to increase the data path delay. If the warning is related to an undefined, inverted clock, ALTERA recommends defining the clock by specifying clock settings or by specifying a GLOBAL default required fMAX before rerunning timing analysis.
-----------------------我是分割线------------------
看这意思是产生该问题的原因是:这个未操作路径的时钟延迟（该时钟产生于两寄存器之间）比两寄存器之间的延迟+Tco+Tsu的总和还大。还有一个原因可能是两寄存器之中有一个是受未定义的时钟信号（已翻转0、）控制，这种情况下，没有指定的时钟，时序分析器无法准确计算正确的保持关系。
上面的ACTION是解决办法，但我只看的懂表面意思但不知道更具体的解释，看的云里雾里的，那位老大能不能就此问题提点下小生啊！或许只几句话就能让我云开雾散，谢谢了！

2楼：

>>参与讨论

作者： karni 于 2007/5/3 23:02:00 发布：

保持时间不满足问题
从你的现象描述来看，我认为问题可能是由时钟歪斜大于数据延迟从而导致保持时间不满足引起的，解决的方法有：

（1）检查你的设计中有没有编译工具无法自动识别的时钟信号（如内部产生的门控时钟），如果有的话对其做时钟约束！
（2）选择时序驱动适配，并选择优化所有路径的保持时间！
（3）检查设计中有没有锁存器，如果有尽可能改为触发器逻辑实现。

3楼：	>>参与讨论
作者：雪舞风华于 2007/5/4 14:27:00 发布：谢谢楼上的！ TO：karni大大，谢谢你半夜都给我回了帖子解答问题，我要握住你的手狠狠摇几下：）我这就去做看看！

4楼：

>>参与讨论

作者： buqibushe 于 2007/5/6 19:00:00 发布：

哦
出现你这种问题,有两种情况:
1\就是二楼说的;
2\这是正常的:这在结构化设计当中尤为多见,这并非设计本身的缺陷,而是由于Quartus II把无关的伪路径也拉出来分析了,当你的设计下载到芯片后能够正常工作就说明是这种情况.要消除它你必须对伪路径有较好的认识,在软件中指定不分析该路径就可以了

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