发布于：2007/6/5 8:42:20 | 612 次阅读
摘 要：介绍一种基于PLD和PLL的数字相位差测量仪的工作原理以及硬件电路组成。
关键词：数字；相位差；PLD；PLL
在电工仪表、同步检测的数据处理以及电工实验中，常常需要测量两列同频信号的相位差。例如，电力系统中电网并网合闸时，要求两电网的电信号之间的相位相同，这需要测量两列工频信号的相位差。相位测量的方法很多，典型的传统方法是通过显示器观测，这种方法误差较大，读数不方便。为此，我们设计一种数字式相位差测量仪，该仪以可编程逻辑器件(PLD)和锁相环(PLL)倍频电路为，实现了两列信号相位差的自动测量及数显。测量的分辨率可根据需要选择0.1°或1°，当选择0.1°时，可测信号的频率范围为1Hz～10kHz，当选择1°时，可测信号的频率范围为1Hz～100kHz。
1工作原理
相位差测量仪的原理框图(以分辨率为0.1°为例)如图1所示。基准信号(相位基准)fR经放大整形后加到锁相环的输入端，在锁相环的反馈环路中设置一个N=3600的分频器，使锁相环的输出信号频率为3600fR，但相位与fR相同，这个输出信号被用作计数器的计数时钟。
被测信号fS经放大整形再2分频后得到的fS／2与fR／2送入由异或门组成的相位比较电路，其输出脉冲A的脉宽tp反映了两列信号的相位差；利用这个信号作为计数器的闸门控制信号，使计数器仅在fR与fS的相位差tp内计数，这样计数器计得的数即为fR与fS之间的相位差。由于计数时钟频率为3600fR，因此，一个计数脉冲对应0.1°。计数的值经锁存译码后通过LED数码管显示。这种测量方法可以从波形图图2得到理解和说明。图中D触发器用于判断fR与fS的相位关系，当Q为1时，fR超前于fS，相位取正值，符号位数码管显示全黑；当Q为0时，fR滞后于fS，相位取负值，符号位数码管显示“-”。
2前置电路设计与分析
(1)放大整形电路：在相位差测量过程中，不允许两路信号在放大整形电路中发生相对相移。为了使两路信号在测量电路中引起的附加相移是相同的，图1中A1和A2安排了相同的电路。如图3所示，级运放将输入信号放大10倍，第二级运放用作比较器，经3.3kΩ的限流电阻和DZ组成的限幅电路以及二极管D和7414整形后，使其转换成TTL电平的信号。
(2)锁相倍频电路： 设被测信号的工作频率为10kHz，测量的分辨率取0.1°，3600倍频后信号的频率为36MHz，故可选择工作频率为40MHz的锁相环74HC4046。当分频系数N取360时，同理可得，测量的分辨率为1°，可测信号的工作频率可取100kHz。3600或360分频器由一片可编程器件GAL16V8来完成，这样电路结构更加简化。由开关K控制，当第9脚为高电平时N=3600；为低电平时N=360，电路如图4所示。为了使fR在1Hz～100kHz时锁相环工作稳定，线性良好，入锁时间快，电阻电容参数选择见图4所标的值。
3计数器及数显部分
计数器及数显部分由可编程器件和5个7段共阳LED数码管实现，电路如图5所示。数码管位LED5为相位超前滞后显示位，低4位数码管显示相位差的值。计数器、锁存及译码电路由可编程器件完成。我们选用MaX7000系列的工作时钟为76MHz的EPM7064LC—77芯片，程序用Verilong HDL语言编写。计数锁存部分程序如下：
参考文献：
［1］ 谢自美.电子线路、实验及测试［M］.华中理工大学出版社，2000.
［2］ 张厥胜.锁相环频率合成器［M］.电子工业出版社，1997.
［3］ 陈赜.在系统可编程技术［M］.科学出版社，2001.
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