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其它信息:
先进的多总线结构,具有3个单独的16位数据存储总线和1个程序存储总线;40位算术逻辑单元(ALU),其中包括1个40位套管移位和2个独立40位累加器;17×17并行乘法器加上1个40位专用加法非流水线单周期乘/累加(MAC)操作;在1个单周期指数编码器计算1个指数值的40位累加器值;具有8个辅助寄存器和2个辅助注册算术单位的2个地址发生器;数据总线与总线保持特征;扩展寻址模块为8M×16位最高寻址扩展程序空间;64K×16位片上ROM包括:4个2K×16位片上双存取程序/数据RAM模块;7个8K×16位片上单存取程序/数据RAM模块;16K×16位片上ROM程序存储配置;单指令重复和块重复操作的程序代码, 块内存移动指令高效率的程序和数据管理;32位长字操作指令;2个或3个操作数读指令;并行存储和并行负载的算术指令;条件存储指令;快速中断返回;片上外围设各;软件可编程等待状态发生器和可编程组件开关;片上锁相回路(PLL)的时钟发生器内部振荡器或外部时钟源;2个16位计时器;6通道直接存储器访问(DMA)控制器;3个多通道缓冲串行端口;增强的8位并行主机端口接口(HP18);增强的外部并行接口(XI02);IDLE1,IDLE2和IDLE3指令掉电模式功率消耗控制;CLKOUT开关控制禁用CLKOUT;基于片上扫描的仿真逻辑,IEEE 1149.1(JTAG)标准的边界扫描逻辑;144引脚低姿态四方扁平封装(PGE后缀);10ns的单周期定点指令执行时间(100 MIPS),3.3V I/O和2.5V核心供电
引脚图:
IC型号索引: A B C D E F G H I J K L M N O P Q R S T U V W X Y Z 0 1 2 3 4 5 6 7 8 9
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