2.048MHZ
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SMD/-
7*55*3.23.2*2.5
2.048M
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相应数的要求。 每个e1通道配备3个hdlc控制器，可提供标准的hdlc成帧，也可提供ss7这类非标准信令的成帧。提取出来的信令内容放置在芯片内部的fifo中，由cpu定时取出。 mpi接口是主控制器对idt82p进行配置、管理、监控的通道，是一异步、慢速的总线。支持地址锁存以及非锁存两种寻址模式。可方便的和单片机、通用cpu对接。支持spi和intel或motorala两种cpu类型，数据宽度可设为8位[2]。 时钟接口包括线路时钟和本地时钟信号。idt82p需要外部提供一个2.048m，32ppm以内的时钟，普通晶振即可满足要求。idt82p可提供丰富的时钟应用模式，作为应用于接入网位置的模块，其线路侧发送端使用系统侧时钟，接收端使用线路恢复时钟。 idt82p提供标准的jtag口作为调试使用。提供本地环回、远端环回以及净荷环回三种环回模式。可提供任意时隙的prbs测试码流插入。调试手段丰富。 基于idt82p e1 接口设计 本模块选用tdi公司的idt82p，该芯片每片支持8路e1/t1/j1接口。软件可编程性能较好，其他e1/t1/j1的类型转换可以只通过
入信号，并通过分频处理输出到dpll。最后，dpll产生的同步时钟信号通过输出驱动器生成多路需要的输出信号送到同步设备各单板。其设计原理图如图2所示。输入解码器通过专用的商用芯片来实现对符合itu-t g.703接口的2mbps时钟信号源进行解码和对符合itu-t g.703接口的2mhz时钟源信号和19.44mhz时钟源信号进行缓冲，给下一级输出标准ttl/cmos兼容的信号。输出驱动器也采用专用的商用时钟驱动芯片将同步时钟产生的g.813标准的时钟信号输出给同步设备的各单板使用。对于两路2.048m和两路19.44m信号的输入，在cpld内部构建三个二选一的多路选择器来选择其中一路信号使能输入。这三个多路选择器的选择使能信号存储在一个寄存器中，通过向其中写入不同的值来使能选择相应的一路输入信号。再构建分频电路对选出的信号进行分频，从而产生时标信号输出到dpll的时标信号输入端。时钟定时模块考虑到设计的精度与复杂性，此模块利用现有的时钟定时单元来构建dpll，使设计的周期大大缩短，稳定性得到保证。该模块采用jwf02时钟模块，它是一独立元件，使用方便。它能自适应8k、2048k/1544k、
相关器、反馈平衡器、符号判决器、峰值检测器、dpsk解调器、数据解扰码器、数控振荡器、环路滤波器和报头检测器等。完成中频解调后的数据的解扩、去扰码、去报头等工作。除了发送单元和接收单元之外，hfa3863还有一个自动增益控制(agc)单元，与调制模块和射频模块的agc单元一起组成一个agc系统，根据环境的变化自动控制射频、中频部分增益和衰减的变化从而改善接收机的动态接收范围。图3是hfa3863的功能框图。 复接分接模块由一块altera公司的ep1k10及其外围电路构成，将1、2或4路标准的2.048m数据合路成一路串行的数据并且加入纠错码和一路勤务电话。合路之后的数据速率应该符合基带处理器对数据速率的要求。并且，该模块应该能够根据用户的选择，在1、2或4路三种工作模式下运行，配合基带处理器的工作频率，以充分利用信道获得较高的增益。 在本系统中如若利用分立元件或是采用专用集成电路来构造复接分接模块需要有2组设备分别完成2路和4路并行数据的合路、分路工作，电路构成复杂、体积大、稳定性差。现在，用一块fpga就可以完成所有这些工作。针对三种情况可以编写3套程序代码放在外部的存储器中根据用户的选择
plesinchronous digital hiearchy)系统相比，最突出的优点就是具有强大的网络管理能力。在sdh的帧结构的各个层次中，都提供了丰富的开销字节，以实现对不同层次信号的全面管理。 1. sdh系统介绍 清华大学电子工程系自主开发了sdh大规模专用集成电路套片，它包括高阶复用芯片mxh0155-2，实现从vc4信号到stm-1(synchronous transfer module)信号的映射和解映射功能；低阶映射芯片mxl021e1-3，实现21个2.048m的e1信号到vc4信号的映射和解映射。基于这两个芯片，可以实现一个基于双向sdh环路的adm(add/drop multiplexer)站点，实现从stm-1信号中任意分插多个e1信号的功能。 adm系统以两片mxh0155-2和一片mxl021e1-3为核心芯片，包括光收发模块，155m时钟恢复和综合电路，e1信号接口处理，微处理器系统。系统结构模块如图１所示。 在图１中，两个方向的高阶复用器分别由两片mxh0155-2实现，两个方向的数字交叉连接和映射处理器由一片mxl021e
一次群的某个时隙，它随后所有的8位编码抽样都将位于该时隙。因此，对于64kb/s的基带pcm源而言，一次群系统等提供了32条独立的64kb/s信道。时间交换器的任务就是完成这些信道的相互交换，或者说，要实现信号由一个时隙至另一个时隙的迁移。目前已出现了一些中、小容量的vlsi数字交换专用芯片。图1是mitel公司mt8980d单片数字时间交换器的功能框图。该交换器的输入和数输出均为8个32路chpch信号，每个称为一个st总线（serial telecom bus）。串行pcm数据流以2.048mb/s的速率（共32个64kb/s，8比特数值时隙）分8中由sti0～sti7输入，经串-并变换后，根据码流号和信道（时隙）号依次存入256×8比特数据存储器的相应单元内。控制寄存器通过控制接口接受来自微处理器的指令，并将此指令写到接续存储器。这样，数据存储器中各信道的数据即可按照接续存储器的内容（即接续命令）以某种顺序从中读出，再经复用、缓存、并-串变换后变为时隙交换后的八路2.048mb/s串行码流，从而达到数字交换的目的。 接续存储器的容量为256×11位，对应于256个输出信道
复杂有理数分频 现在我要做一个分频，把32.768m分为2.048m，2.048m加减1hz，2.048m加减2hz，2.048m加减3hz，2.048m加减4hz，2.048m加减5hz，2.048m加减6hz，2.048m加减7hz，2.048m加减8hz，如果要有理数分颇太麻烦了，请问大家有没有好的方法指点一下我！ 谢谢大家！
请教一种时钟电路？？？ 大家好！！能提供一种2.048m的时钟电路吗？ 还有 128k、 8k的时钟电路？ 万分感激！！！先谢过！！！
能分辨出上升沿河下降沿吗？请问：一个2.048m的时钟信号从mega16的i/o口输入，能分辨出上升沿河下降沿吗？总感觉有点悬
zgl7903市面上有售256k晶振的，如果想要自己做要求稳定的话可以使用2.048m 4.096m的晶振使用cd4060分频得到。
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