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74LS86DC
Quad 2-input Exclusive OR (XOR) Gate
ETC
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74LS86DC
Quad 2-input Exclusive OR (XOR) Gate
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74LS86DCQR
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FAIRCHILD
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成，通过主从jk触发器的特性构成时序逻辑电路来实现三进制计数；译码电路采用74ls138d译码器，使用3线8线译码器可以控制8个端口的输出，而本实验只需要使用6个端口，其余两个端口闲置。通过三进制计数器和开关控制电路来控制译码器6个端口的逻辑状态；驱动电路采用常用的led管，采用共阳极形式，led管的正极接+5v电压，负极通过驱动电路来控制led的亮灭情况。 2.电路结构与原理图 （1）开关控制电路（如图2） 图2 开关控制电路 开关两端一端接高电平，一端接地（低电平）。74ls86d与74ls138的输入控制端连接，当开关同时闭合或断开的时候，输入相同，74ls86输出为“0”，则74ls138不译码。若两开关同时断开，则74ls04d的输出为“1”；而74ls10d接有cp脉冲，所以此时74ls00d的输出完全决定于cp脉冲；当两开关同时闭合，74ls00d输出为“1”； b开关打开；b开关闭合，a开关打开时的分析也按照上面的方法来分析实现。 （2）三进制计数器电路（如图3） 图3 三进制计数器电路 三进制计数电路由2个主从jk触发器构成。第一个主从
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