带有此标记的料号:
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1520
AUCDIP/1001+
全新原装现货库存 询价请加 有其他型号也可咨询
AD9048JQ
8000
AUCDIP/22+
原装现货
AD9048JQ
8000
AUCDIP/22+
原装现货
AD9048JQ
3500
DIP/2023+
全新原装、公司现货销售
AD9048JQ
1520
AUCDIP/10+0512+
专营品牌质保壹年
AD9048JQ
4
CDIP/X0104
自己现货,深圳交易
AD9048JQ
1
GCDIP28/9523+
只有全新原装
AD9048JJ
75
PLCC/22+
全新原装现货/可订货
AD9048
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DIP/2022+
-
AD9048
5000
DIP/24+
房间现货,诚信经营,提供BOM配单服务
AD9048
100000
-/21+
原装正品优势,现货供应价优支持配单
AD9048
69000
-/21+
原厂原装 假一赔十
AD9048
5000
DIP/23+
原装库存,提供优质服务
AD9048
18001
-/NEW
一级代理保证
AD9048
8700
DIP/2023+
原装现货
AD9048
8700
DIP/2021+
原装现货
AD9048
3000
N/A/12+
原装正品热卖,价格优势
AD9048
5240
DIP/21+
中研正芯,只做原装
AD9048
8700
DIP/2023+
原装现货
息及工作状态等,供pc机定时取用,同时也接收来自pc机的命令。双口ram2 idt7130其容量为2k字节,主要用于cpu1与cpu2交换gps的同步时钟信息。 对高速数据采集技术而言,最为重要的是系统的分辨率、精度与通过速率。特别是系统通过速率,是区别高速数据采集与一般数据采集最为关键的一项技术指标。在硬件的具体实现过程中,则需要考虑两个方面:(1)a/d转换器的转换时间;(2)转换后的数据存储时间[2]。 1.1 高速a/d转换 a/d转换采用闪烁adc器件ad9048,其最大转换速率为35msps,分辨率为8位。利用高速双极工艺制造,采样速率快,频带宽,无代码遗失,输入电容小(仅为16pf),功耗低(为500mw)。ad9048内部时钟锁定比较器可使编码逻辑电路和输出缓冲寄存器作在35msps的高速,并避免了多数系统对取样保持电路(s/h)和跟踪保持电路(t/h)的需要。数字输入、输出及控制电平与ttl兼容。ad589和ad741、2n3906等构成稳压可调电路,提供给9048的rb、rt接地。ad9618作为输入缓冲放大器[3]。由于ad9048的数据输出
系统整体结构 这种基于cpld的ccd自动增益调整驱动电路的整体结构如图1所示,该系统共分为两部分。第一部分为模拟/数字转换电路,该部分采用一个转换精度为8位的a/d转换器来将ccd输出的模拟电压值转换为数字量。第二部分为可自动调整增益的ccd驱动电路,此部分采用cpld进行配置,可自动完成增益调整及ccd驱动信号的输出,并可为a/d转换器提供转换控制脉冲。 a/d转换部分 ccd的输出信号为模拟量,故须经a/d将其转换成数字量,以便cpld进行处理。在本设计中,a/d转换器采用的ad9048可工作在35msps的高速上,由cpld产生的单位转移脉冲sp可为其提供转换控制脉冲convert。在convert的上升沿到来后,a/d9048对ccd相应象素点上输出的模拟电压值进行采样,并在convert下降沿到来之前输出转换结果,该结果由cpld寄存并最终得到一帧中ccd输出的模拟电压峰值的大小。 可自动增益的ccd驱动电路设计 此电路利用cpld设计,其内部可划分为四个模块(如图2所示),整个芯片所需的时钟由外部晶振或振荡电路提供。 第一个分频模块dispart用于对外部时钟
35MSPS编码率;16pF输入电容;550mW功耗;工业标准接脚分布;MIL-STD 883兼容版本
这种基于cpld的ccd自动增益调整驱动电路的整体结构如图1所示,该系统共分为两部分。第一部分为模拟/数字转换电路,该部分采用一个转换精度为8位的a/d转换器来将ccd输出的模拟电压值转换为数字量。第二部分为可自动调整增益的ccd驱动电路,此部分采用cpld进行配置,可自动完成增益调整及ccd驱动信号的输出,并可为a/d转换器提供转换控制脉冲。 a/d转换部分 ccd的输出信号为模拟量,故须经a/d将其转换成数字量,以便cpld进行处理。在本设计中,a/d转换器采用的ad9048可工作在35msps的高速上,由cpld产生的单位转移脉冲sp可为其提供转换控制脉冲convert。在convert的上升沿到来后,a/d9048对ccd相应象素点上输出的模拟电压值进行采样,并在convert下降沿到来之前输出转换结果,该结果由cpld寄存并最终得到一帧中ccd输出的模拟电压峰值的大小。 可自动增益的ccd驱动电路设计 此电路利用cpld设计,其内部可划分为四个模块(如图2所示),整个芯片所需的时钟由外部晶振或振荡电路提供。 第一个分频模块disp