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FPGA的多路可控脉冲延迟系统
片机重新向sram中写程序，影响了系统的反应速度。为了解决这一问题，系统选用actel公司的flash fpga，掉电后程序不易丢失，提高了系统的反应速度。另外，fpga中的pll模块能对外部时钟源进行分频、倍频，给计数器模块提供触发和计数脉冲。这些大大减少了芯片数目，提高了集成度，节省了系统面积和成本。然后，用vhdl语言对fpga进行编程，实现硬件电路软件化设计，控制各路时序，完成用数字方法对脉冲信号的延迟控制，此时分辨率可以达到10 ns级。用模拟方法进行延迟低位部分控制时，选用了ds1020延迟线芯片。只要在电路板上搭建多组以ds1020延迟线芯片为主的电路，就可以同时输出多路脉冲序列。此时最大延迟分辨率可以达到0.15 ns级。本方案中各路计数器模块和延迟线的延迟时间均可由mcu编程来动态调整，系统结构框图如图1所示。图1 系统结构框图 3 方案实现系统选用actel公司的proasic3 a3p250芯片实现数字部分。系统时钟由外部50 mhz晶振提供，时钟引脚连接到fpga的ccc全局时钟引脚上；频率可以通过fpga内部的pll实现倍频和分频，设

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