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一种实现MPEG2传输流码率调整的方法
2．2。2 控制电路 cpld使用lattice公司的ispmach4512v，它具有512个宏单元，最大工作频率为400mhz，而且功耗极低。在这里cpld主要有以下几个功能。 1)通过cy7b933的输出信号rdy和sc／d控制数据写入fifo，当输出是数据时，将数据写入fifo，如果是特殊字符，停止写入fifo。这样，通过写fifo删除特殊字符。spi接口的ts流采用低压差分信号(lvds)电平传输，需要将lvds电平转换为ttl电平，这里采用ds90c032，可将4路差分信号转换为ttl电平信号。ds90c031将调整后的t5流由ttl电平转化为lvds电平。spi接口输出的t5流是连续的，通过cpld可以将数据直接写入fifo。 2)控制ad9850的输出时钟，采用串行设置方式对输出时钟进行设置，以便少用。 3)控制fifo的读出及空包的插入，流程如图2所示，主要由两个状态机完成。状态机l控制凑fifo，状态机2对读出的数据进行处理，建立同步。状态机l首先监测fifo的半满信号，如果未到半满，则由cpl
DVB-C机顶盒信源解码器的设计与实现
外围接口子系统该信源解码器集成了一个ata硬盘接口，如图3所示。用户可以通过此接口实现个人数字录像机pvr(personal video recorder)功能；还可在硬盘中开设海量缓存区，在播放数字电视的同时，对节目进行长达数小时的实时存储。依赖这种缓存技术，用户可以进行时移播放。该解码器拥有一个tda8004t智能卡接口和符合ieee 1149.1标准的jtag模块，提供了基本的调试功能，还提供了lvds接口，用来接收码流发生器输出的ts流。由db-25接口输入的lvds信号通过3片ds90c032进行电平变换后，进入解码器。此外，该系统还使用了一个uart，用于机顶盒的调试和软件升级。图4 机顶盒软件分层框架软件设计软件系统基于一个分层的框架，其中，部分由lsi logic在其参考软件中提供，其它部分需要由用户自行开发。软件的整体结构如图4所示。实时操作系统层(rtos)是所有上层程序代码运行的基础，主要负责多任务调度、系统资源管理、中断处理、通信操作和同步处理等。本文使用的是windriver公司专门为嵌入式系统设计和开发的一个模块化、高性能的实时操作系统psos
DVB-C 机顶盒信源解码器的设计与实现
器集成了一个ata硬盘接口，如图3所示。用户可以通过此接口实现个人数字录像机pvr(personal video recorder)功能；还可在硬盘中开设海量缓存区，在播放数字电视的同时，对节目进行长达数小时的实时存储。依赖这种缓存技术，用户可以进行时移播放。该解码器拥有一个tda8004t智能卡接口和符合ieee 1149.1标准的jtag模块，提供了基本的调试功能，还提供了lvds 接口，用来接收码流发生器输出的ts 流。由db-25 接口输入的lvds 信号通过3 片ds90c032进行电平变换后，进入解码器。此外，该系统还使用了一个uart，用于机顶盒的调试和软件升级。软件设计软件系统基于一个分层的框架，其中，部分由lsi logic在其参考软件中提供，其它部分需要由用户自行开发。软件的整体结构如图4 所示。实时操作系统层(rtos)是所有上层程序代码运行的基础，主要负责多任务调度、系统资源管理、中断处理、通信操作和同步处理等。本文使用的是windriver 公司专门为嵌入式系统设计和开发的一个模块化、高性能的实时操作系

LVDS信号原理和设计（完）
低电流驱动输出实现了低噪声和低功耗。ieee在两个标准中对lvds信号进行了定义。ansi/tia/eia-644中，推荐最大速率为655mbps，理论极限速率为1.923mbps。1.1 lvds信号传输组成lvds信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。差分信号发送器：将非平衡传输的ttl信号转换成平衡传输的lvds信号。通常由一个ic来完成，如：ds90c031差分信号接收器：将平衡传输的lvds信号转换成非平衡传输的ttl信号。通常由一个ic来完成，如：ds90c032差分信号互联器：包括联接线（电缆或者pcb走线），终端匹配电阻。按照ieee规定，电阻为100欧。我们通常选择为100，120欧。1.2 lvds信号电平特性lvds物理接口使用1.2v偏置电压作为基准，提供大约400mv摆幅。lvds驱动器由一个驱动差分线对的电流源组成（通常电流为3.5ma），lvds接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100ω 的匹配电阻，并在接收器的输入端产生大约350mv 的电压。电流源为恒流特性，终端电阻在100――120欧姆之间，则电压摆动幅度

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