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的主要任务包括：(1).产生两路同频率的本振信号；(2).保证两路本振之间的相位差是可控的；(3).保证两路本振的频率可同时更改。 本设计中，在dds原理的基础上添加了频率控制字生成电路，相位差控制字生成电路，并生成两路对应于同一频率但对应于不同相位的相位累加值，使用这两路相位累加值作为地址分别查正弦表，再分别进行dac转换和滤波，则得到两路同频率且具有特定相位差的正弦信号。其原理框图如图3所示. 图3 dds系统结构设计图 设计中采用altera公司的fpga芯片cyclone ep1c6t14417、以及cyclone ep1c6t14417的配置芯片、ad公司的高速dac ad5447yru来实现dds芯片的功能，累加速度为40mhz，相位累加器的位数为48-bit，截取高13-bit作为ram查找表的地址，波形数据存储深度为2k*12bit（存放1/4个周期的波形数据），dac精度为12-bit。 2.2.2 dds中的相位累加器设计 相位累加器是dds的核心，如何保证高的累加速度是一个关键的问题。为了进一步提高速度，设计相位累加器模块时并没有采用fpga单元库中的48位加法器，
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