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占空比为1∶8和4∶5的9分频 只要上述程序的xor_en置低电平即可在qxiao输出占空比为1∶8的9分频信号；在qzheng2输出占空比为4∶5的9分频信号。同样仅占8个逻辑单元（logic elements）。仿真波形如下。 3．实现等占空比的2、4、8、16和32分频 只要将上述程序中的xor_en置为低电平，同时将计数器模块的计数最大值设为16即可。仿真波形如下。 由此可见，只要稍微改变计数器的计数状态值，对异或门进行选通控制，即可实现上述多种形式的分频。本设计在altera公司的ep1k50qc208-3构成的测试平台上测试通过，性能良好。 结束语 我们在设计模拟雷达脉冲信号和用fpga开发扩频芯片时就用到了上述多种形式得分频。本文旨在介绍一种进行fpga开发时，所需多种分频的实现方法，如果设计中所需分频形式较多，可以直接利用本设计，通过对程序的稍微改动以满足自己设计的要求。如果设计中需要分频形式较少，可以利用本设计部分程序，以节省资源。 参考文献 1 徐志军，徐光辉编.cpld/fpga的开发与应用，电子工业出版社 2 侯伯亨，顾新编.vhdl硬件描述语言及数字逻辑电路
码元引入±45°的固定相位翻转，使相邻码元间的相位偏移变成45°、135°、225°和315°。在该基带处理器中，相位翻转模块通过对i/q路相关值做如下变换实现+45°的相位翻转：irot(k)=[i(k)-q(k)]/2和qrot(k)=[i(k)+q(k)]/2对于p/4-dqpsk调制，由于调制时在两个连续符号之间插入了一个45°的相位，因此，解调p/4-dqpsk信号时，不需要进行相位翻转。 结语本文介绍了一种基于fpga的ds扩频基带处理器，整个基带信号的处理由一片altera公司的ep1k50qc208-3芯片完成，缩减了电路的体积，同时提高了电路的稳定性。■ 参考文献1 stel-2000a data sheet(digital, fast acquisition, spread spectrum burst process).2 comparison of detection schemes for fast acquisition direction-sequence spread-spetrum receivers. james.r.luecke,1989.5 ieee 0865.3 i
l设计程序这里不再赘述。 仿真与硬件测试结果本设计使用altera公司的quartus ii 3.0进行设计和仿真。系统时钟clk频率为32.768mhz，输入信号s_in的频率为1mkhz，cs为片选信号(高电平有效)，输出信号为s_out，phase为鉴相器输出的与相位差相对应的计数值，cycle为鉴频器输出的与输入信号的频率相对应的计数值。仿真波形显示输出信号能快速实现对输入信号相位的锁定。在波形仿真结束后，又对系统在硬件测试平台上进行了测试。测试平台采用altera公司的fpga芯片-ep1k50qc208-3。测试表明锁相环能很好地对频率和相位均发生快速改变的信号进行锁定。 结语采用fpga技术实现的基于边沿触发鉴相的数字锁相环，不仅具有较短的捕获时间，而且系统工作稳定，且可以方便地对系统进行设置和修改。■ 参考文献1 张厥盛,郑继禹,万心平.锁相技术.西安电子科技大学出版社, 1994 2 陈世伟,锁相环路原理及应用.兵器工业出版社,1990 3 胡华春.数字锁相环路原理与应用.上海科技出版社,1990 4 ep1k50qc208-3 datasheet http://www.dzsc
那位大哥给发一altera 公司的ep1k50qc208-3的芯片资料那位兄弟帮个忙发一个ep1k50qc208-3的pdf资料
实现占空比为1∶8和4∶5的9分频 只要上述程序的xor_en置低电平即可在qxiao输出占空比为1∶8的9分频信号；在qzheng2输出占空比为4∶5的9分频信号。同样仅占8个逻辑单元（logic elements）。仿真波形如下。 3．实现等占空比的2、4、8、16和32分频 只要将上述程序中的xor_en置为低电平，同时将计数器模块的计数最大值设为16即可。仿真波形如下。 由此可见，只要稍微改变计数器的计数状态值，对异或门进行选通控制，即可实现上述多种形式的分频。本设计在altera公司的ep1k50qc208-3构成的测试平台上测试通过，性能良好。
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