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来的数据包解包后所获得的数据不能直接加密，需要进行位宽调整后才可以加 密。数据位宽变换模块的功能就是将pl 解包后的8 位数据连接成128 位后再送入aes 加密 单元；aes 加密单元将送入的128 位明文与密钥存储器中的密钥进行十轮addroundkey、 subbytes、shiftrows、mixcolumns 变换后完成明文加密，并将加密后的数据(密文)送入外 部存储器或通过wishbone 接口电路送到外围设备中。 2.2 性能分析 本文采用stratix 系列的ep1s10f484c5 芯片对该系统进行验证。 2.2.1 usb2.0 模块的性能分析 下表为usb 模块综合后的性能参数： 2.2.2 aes 模块的性能分析 当输入信息={32 43 f6 a8 88 5a 30 8d 31 31 98 a2 e0 37 07 34}，轮数nr=10，加 密密钥={2b 7e 15 16 28 ae d2 a6 ab f7 15 88 09 cf 4f 3c}，加密结果={39 25 84 1d 02 dc 09 fb dc 11 85 97 1
控制，便可灵活实现3种密钥生成算法。若要实现256 bit密钥生成算法，使选择器的输出均为上一路的输入即可。若要实现192 bit密钥生成算法，须使a选择器的输出为下一路，b选择器的输出为上一路。同时，圈函数的输入与输出应分别选取除第4路与第5路之外的其他路；若要实现128 bit密钥生成算法，只需使b选择器的输出为下一路。同时圈函数的输入与输出分别选取第1、2、3路和最后一路。 5 系统的实现与仿真 本文采用vhdl语言对系统进行描述，采用altera公司的stratix系列的ep1s10f484c5器件作为算法载体，通过quartusii 5.0对系统进行综合、仿真并下载。根据s盒/逆s盒的内容生成内存初始化文件mif，用in-system memory content editor工具对s盒的内容进行动态更新。仿真测试结果表明，相对于传统的设计，本设计消耗的资源大为减少。表1为本设计与传统设计在资源消耗和运行速度的比较。因为本设计在关键路径上添加了必要的选择控制单元，所以处理速度相对于传统设计有所降低。 本文对aes算法进行了可配置设计，在数据分组长度固定的前提下，可以根据安全等级
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