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i/o设备的读写。 2 系统硬件组成 429的pc104总线接口板的硬件组成框图如图2所示，主要包括ar1nc429收发电路(hs3282和hs3l82芯片组)、cpld、429板与pc 机的接口总线pc104总线、与外部的429接口idc16插座、中断控制开关等，其关系如图2所示。 本接口板元器件布局如图3所示。 3 cpld内部功能及实现 3.1 开发流程描述 本系统中的cpld使用altera公司的max7000s系列可编程逻辑器件中的epm7128sqc100-6型号，从最初的电路设计思想到max+plusii的波形仿真，再到cpld芯片编程结束要经过的一般开发流程如图4所示。 3.2 cpld中的模块设计 本设计中cpld 的功能是实现arinc429收发电路与接口板的接口总线pc104总线的数据通信。其功能模块可以分为6部分，以下逐一介绍各模块的功能及其实现的方法。 (1)产生ar1nc429控制器hs3282所需的ttclk时钟信号模块 ttclk即发射器时钟信号，本设计中该信号有480 khz和1 mhz两种可选
比较器结果输出、fifo各种状态的输出都采用同步触发方式，全部按照系统时钟统一进行，这能在很大程度上消除异步方式引起的逻辑状态变化时间的不确定和毛刺的产生，但也没必要在所有的地方都强求按同步设计，只要能符合时序要求，异步方式也可以，目的是尽量减少设计的复杂度和占用的资源。原理图输入 设计在altera公司的max+plus ii v9.6软件下编译仿真。在系统的整体设计中采用原理图的方式，可以方便地进行时序控制和仿真。三、具体信号的产生及时序分析信号分析的具体条件 以下的设计都是在cpld为epm7128sqc100-6，sram为idt71128-12的条件下进行，对fifo的最高要求为双向同时读写，时钟rclk和wclk为10mhz，脉冲宽度为50ns，系统时钟clk为50mhz，脉冲宽度为10ns。对于较低速度的读写，50mhz的系统时钟也可以适应，如果外部要求降低，也可按照与rclk、wclk的等比例换用较低的系统时钟。外部数据是在上升沿有效，fifo的输出也是上升沿有效。基本信号的产生以及时序图 系统采用独立的系统时钟clk。为区分同时到达的外部读写信号，内部产生的读写信号分别用系统时钟的上升沿和下
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