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GPS 12 channel Correlator Advance In...
MITEL
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MITEL [Mitel Networks Corporation]
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GP2021IGGQ1R
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mw( 3 v 电压) 。 天线接收到的卫星l1 频段导航定位信号，经过无源滤波器、低噪声放大器以及阻抗匹配的微带线路输入到gp2010，完成1. 2 节中设计的下变频方案，从而实现射频信号到数字中频信号的转换。 gp2010 包括片上频率合成器、分频器、混频器、自动增益控制器( agc) 和一个提供符号与量级数字输出的量化器。利用该专用芯片仅需少量的外围电路及少许电子元件，即可构成一个完整的gps 接收机射频前端电路。该专用芯片可与zar link 公司生产的12 通道数字相关器gp2021 相关器或gp4020 基带处理器配套使用，组成一个完整的gps 接收机硬件平台。该专用芯片虽然可完成频率合成、混频、滤波以及模数转换等主要功能，但基准时钟的晶体振荡器匹配电路、第一级中频滤波电路和第二级中频滤波电路由片外完成，必须自行设计。第三级中频滤波器为片上滤波器,滤波在片内完成，其输出中心频率为4.309 mhz 的中频信号。 1. 2 第一级中频滤波电路设计 gp2010 进行三级下变频时，本振信号混频会同时产生卫星信号的上边带和下边带，在混频器之后采用三级中频带通滤波
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GP2021是一个12信道的C／A码基带相关器，在NAVSTAR GPS卫星导航接收机中应用。可以与GP2015和GP2010 C／A码射频下变频器组合使用。GP2021可以与大多数的16 bit和32 bit微处理器组合使用，尤其适合Motorola和Intel的微...
摘要：GP2021是Zarlink半导体公司生产的12通道C／A码基带相关器，该芯片与大多数16位和32位微处理器兼容，可用于GPS卫星导航系统的接收机。文中介绍...
相关元件pdf下载：gp2021 gp2015 gp2021是一个12信道的c／a码基带相关器，在navstar gps卫星导航接收机中应用。可以与gp2015和gp2010 c／a码射频下变频器组合使用。gp2021可以与大多数的16 bit和32 bit微处理器组合使用，尤其适合motorola和intel的微处理器。另外，片上支持arm60 32 bit risc微处理器。当使用arm60 32 bit risc微处理器时，片上的存储器支持所有的gps接收机功能。在不需要12个通道工作时，gp2021允许12个通道中的任一个不工作，以降低功耗和减少微处理器的负载。在备用电池模式，gp2021允许所有的功能不使能，仅32．768khz振荡器和实时时钟(real time clock，rtc)维持工作。gp2021具有12个独立的相关器信道，双uart和rtc，电源电压5v，功耗小于150mw，备用电池电压2．2v。采用80l mqfp封装，封装尺寸14mm×14mm×2．0mm，适合gps导航接收机、gps测量接收机、gps时间传递接收机等应用。 典型
前端电路，提供一个低功率、低成本和高可靠性的gps射频前端解决方案。与gp2010性能相同，采用tqfp-48封装，工作电源电压为3v～5v，功耗200mw(3v电压)。ll(1575．42mhz)c／a(coarse-acquisition)码信号通过天线和低噪声放大器输入到gp2015，gp2015输出是一个2bit的数字信号。gp2015包括一个片上合成器、混频器、自动增益控制(agc)和一个提供符号和量级数字输出的量化器，构成一个完整的gps接收机射频前端电路仅需要极少的外部元件，可以与gp2021 12信道gps相关器和gp4020 gps基带处理器配套使用，适合c／a代码全球定位的卫星接收机、时间标准、导航和测量应用。
相关元件pdf下载：gp4020 gp4020是一个完整的gps接收机数字基带处理器，它结合了gp2021的12通道相关器功能和先进的arm7tdmi(thumb)微处理器，达到了较高的集成度水平，减少了gps接收机系统成本，降低了功耗，增加了功能。 gp4020的相关器部分包含有12个相同的跟踪功能模块，每个通道包含对于捕获和跟踪必需的所有元器件，以及其他功能模块。如果不需要12通道，单个通道可以不激活，以降低功耗和处理器的负载。 gp4020的微处理器部分包括firefly mfi微控制器核，firefly mfl微控制器核包括 arm7tdmi、thumb指令、firefly bμild模块、jtag icebreakertm调试接口、uart、bμild串行 i／o、通用i／o和看门狗功能。 gp4020具有：可配置的外部数据总线；工作电源电压3．3v；具有低功耗模式；1pps utc输出；3线式bμld串行输入／输出(bsio)接口；8个通用输入／输出(gpio)接口；引导rom允许通过uart上载软件；8kb内部sram；采用pqvp-loo封
[求助]请教高手一个fpga调试的问题 [求助]请教高手一个fpga调试的问题 小弟正在调试一个用verilog写的gp2021芯片（一个gps相关器），用的xilinx的vertexii和dsp联调，调试时遇到一个很不解的问题。 简单的描述一下:我内部用的一个20m的时钟信号，把它接到顶层模块的输出口上(其实在ucf里没对它分配管脚)，出来的效果跟不接出来差别很大。 按理应该是一样的。是设计中有什么隐含的问题？还是综合约束的问题？（主频40m）。 很迷茫，请大家给点建议。
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