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  • 运用ADF4002 PLL产生高速模数转换器所需的极低抖动编码时钟

    为76.4 db.该值比adc的额定snr （59 db）高出17.4 db,导致总snr仅降低0.1 db.如果均方根抖动提高至6 ps,则20 mhz时由抖动决定的相应snr为62.4 db,导致总snr为57.4 db. 为进行精确测量，需要低噪声、低失真模拟输入源。利用优质信号发生器及后置调谐至目标频率的带通滤波器即可实现。虽然图1所示采用500 khz信号源，但是应能够测试更高频率的信号源。每种附加频率均需要一个独立的带通滤波器。 图1所示设置使用adf4002、ad9215和hsc-adc-evalb-dcz,用户可以快速有效地确定转换器和编码时钟是否合适。spi接口用来控制adf4002,usb接口帮助控制ad9215-80的操作。控制器板将fft信息送回pc,如果pc使用adi公司的adc analyzer?软件，则会提供来自adc的所有转换结果。为了达到所需的性能，整个系统必须使用出色的布局、接地和去耦技术。 常见变化 pll（phase locked loop）： 为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，

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HSC-ADC-EVALB-DC HSC277 HS9016 HS9012 HS9001 HS6221 HS5104 HS2262 HS2260 HS201

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