构在某通用雷达信号处理机中,我们需要对雷达输入信号的i和q两个通道的信号进行中频采样,采样精度为12位,最高采样频率为20mhz,数据采集卡采集到的数据要通过pci总线实时的传输给数字信号处理板。每路数字信号字长采用16位,两路合并为32位数据,通过pci总线进行传输。根据以上要求,采用图1的设计方案。系统设计以pci总线控制器为基础,通过主控写方式将采集到的i、q两路数据实时传送给数字信号处理板。系统的主要功能模块有:adc(ad9042)、pci总线控制器(pci9054)、fifo缓冲器(idt72v3660)、系统逻辑控制芯片cpld(epm7128)等。其中adc采用美国adi公司生产的一种高速度、高性能、低功耗的12位ad9042。它片内带有跟踪/保持放大器和基准电源,只需单+5v电源即能工作,并能以最高41mhz的速率提供与cmos兼容的逻辑数据输出。而pci9054是plx公司的一种功能强大、使用灵活的pci/cpci系统总线的桥接芯片。它支持32位数据、33mhz速率的pci总线,符合v2.1和v2.2版的pci规范;既可以工作于从模式,又可以工作于pci主模式下。本系统采用pci905
为3.3v,可实现无缝连接,dsp的数据总线直接与fifo的数据输入端口相连,dsp与fifo的时钟频率应设为相同。这样,无需插入等待周期,控制信号经cpld直接转换为fifo的读写信号,实现数据的高速存储。 先进先出存储器 在dma传输方式下,由于pci9054内部的fifo只有32级深度,实时传送高速数据时,pci9054内部的fifo会很快存满,而dsp内的数据仍会源源不断的传送过来,易造成数据的丢失,因此必须要扩展外部fifo。 本系统采用i d t公司高速cmos同步fifo芯片idt72v3660,它的容量为4096×36bit;有高达100mhz的读写速度;可以兼容3.3v和5v两种接口电压。该fifo具有标准的"满"(ff#)、"半满"(hf#)、"空"(ef#)等标志。系统可以根据这些标志信号控制对fifo的读写操作。在cpld的逻辑控制下,当wen#有效时,在wclk的每一个上升沿,fifo会把输人数据线上的数据存入内部存储器。当ren#有效且输出允许(oe#有效)时,在rclk的每一个上升沿,fifo会把内部存储器中的数据发送到输出数据总线上(低电平用"#"表示)。 控制逻辑
压都为3.3v,可实现无缝连接,dsp的数据总线直接与fifo的数据输入端口相连,dsp与fifo的时钟频率应设为相同。这样,无需插入等待周期,控制信号经cpld直接转换为fifo的读写信号,实现数据的高速存储。先进先出存储器 在dma传输方式下,由于pci9054内部的fifo只有32级深度,实时传送高速数据时,pci9054内部的fifo会很快存满,而dsp内的数据仍会源源不断的传送过来,易造成数据的丢失,因此必须要扩展外部fifo。 本系统采用i d t公司高速cmos同步fifo芯片idt72v3660,它的容量为4096×36bit;有高达100mhz的读写速度;可以兼容3.3v和5v两种接口电压。该fifo具有标准的"满"(ff#)、"半满"(hf#)、"空"(ef#)等标志。系统可以根据这些标志信号控制对fifo的读写操作。在cpld的逻辑控制下,当wen#有效时,在wclk的每一个上升沿,fifo会把输人数据线上的数据存入内部存储器。当ren#有效且输出允许(oe#有效)时,在rclk的每一个上升沿,fifo会把内部存储器中的数据发送到输出数据总线上(低电平用"#"表示)。 控制逻辑