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对DFM选手过筛

dfm 工具，试图为客户形成自己的 dfm 流。 tsmc 参考流程 tsmc 每年都会发布一个新的参考流程，帮助用户获得更好的设计思路，以及获得对某个给定节点设计所需的工具。上个月在旧金山召开的“设计自动化研讨会”上，tsmc 公布了参考流程 7.0，用户将能够使用来自 cadence、synopsys 以及今年新加入的 magma 的流程，设计出面向 tsmc 代工厂的 65 nm ic（图 1）。过去几年来，参考流程中包括了 dfm 和低功耗工具。但今年，tsmc 还建议用户购买 ssta（统计静态时序分析）工具，它可以看作是 dfm 的一个子类。 据 wan 讲，几年来，tsmc 一直在促使大型供应商确保自己的工具能支持自己的 65 nm 工艺。他说，现在 cadence、synopsys 和 magma 都已有了 dfm 流程，因此，如果用户希望采用单一供应商的全功能流程，tsmc 会验证它们的流程是否遵从 tsmc 的 65 nm 工艺。synopsys 和 magma 已经遵守了 tsmc 的 ssta 规定。而另一方面，cadence 则还没有对 ssta 技

统计静态时序分析（SSTA）概述

摘要 是否曾想过为什么一个设计能够以高于设计团队承诺的频率工作?为何该设计团队不能将这个更高的频率当作要实现的目标? 过去，静态时序分析被用来分析soc是否能够在规定的目标频率工作。时序验收要么在最差情况(wcs)，要么在最佳情况(bcs)下完成。通常，这些与三西格玛区域对应。当然，为了结束这些情况下的时序，可能进行了大量过度设计。 统计静态时序分析(ssta)尝试采用一种方法来减少这种不必要的过度设计，因此努力让设计变得更加切合实际，并同时帮助提高目标频率。 什么是统计静态时序分析? 过去几十年里，静态时序分析(sta)一直是用来结束数字电路时序的一种常用方法。 但由于几何尺寸缩小到45nm甚至更小，现在要结束时序变得越来越困难了。sta和工艺数量的增加，使得整个情形变得更为复杂。 之所以出现这样的复杂情况，是因为要在高级技术节点上实现工艺变化变得异常困难了。现在共有两种变化： 1.芯片到芯片变化 2.芯片内变化 这两种变化又可以进一步划分为： 1.系统性变化 2.随机性变化 其中的部分变化目前仍算在传统

统计静态时序分析（SSTA）概述

     摘要

　　是否曾想过为什么一个设计能够以高于设计团队承诺的频率工作?为何该设计团队不能将这个更高的频率当作要实现的目标?

　　过去，静态时序分析被用来分析SoC是否能够在规定...

Cadence助力TSMC设计参考流程8.0版，加速45纳米芯片设计

通用功率格式（common power format，简称cpf）低功耗流程覆盖设计的支持，包括设计、验证、实现和分析。低功耗流程能够降低功耗漏泄，例如电源关断（pso），它不仅需要合成和物理设计支持，还需要cadence逻辑设计团队解决方案独有的功能和实现验证能力。对于新的45纳米布线规则和成品率优化布线的更强的支持，是45纳米工艺技术主要解决方案的一部分。 在分析类型中，工艺变异提取、热分析和热敏(thermal-aware)漏电分析面向设计关注的新领域。cadence具备新一代ssta功能的先进异敏(variation-aware)分析工具，现在还包含统计的漏电分析和优化，提高对制造效应的敏感度。 为进一步提高设计成品率，tsmc参考流程8.0帮助防止、侦测和纠正成品率限制因素，以及提高工艺视窗和管理变异。cadence chip optimizer搭配encounter nanoroute提供了基于效率的成品率优化，包括cadence cmp predictor的厚度可变性预测能力，用于基于模型的智能金属填充(intelligent metal fill)和cm