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具有 1.5V 输出的低输入电压 6A 同步降压转换器
TPS54613
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SOP/2023+
13%原装
TPS54613
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TPS54613
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本设备主要由数字基带激励板控制,fpga为核心,所有操作都是在它的控制之下展开的;其次就是一些外围电路,包括电源配置、接口配置等;再有连接激励板与调制模块的数模转换及其滤波电路,为后续处理模块提供感兴趣的频带范围内的模拟信号。 3.1 晶振和电源管理 利用晶振来产生高稳时钟,通过fpga内部锁相、分频来实时控制电路的时序,本设计采用15.36 mhz和20 mhz的晶振。根据供电方案,需要将+5 v直流输入电源转换为+1.5 v和+3.3 v,分别供给fpga的内核和i/o口,选用tps54613和tps54615芯片并匹配外围电路来实现电源的转换,并通过磁珠加电容的发放,构成滤波电路来优化电源。 3.2 fpga模块 fpga产生i、q两路基带数字信号,dac主要完成数模转换,生成i、q两路基带模拟输出信号。同时fpga完成对dds+pll的频综控制,实现对基带信号的上变频。通过verilog hdl编程和调用ip核[5]来实现对rs-232串口、jtag接口、变频模块和功放模块的时序逻辑控制。基带激励板通过rs-232串口与cpu互联,实现控制指令的传输;通过db25与变
本设备主要由数字基带激励板控制,fpga为核心,所有操作都是在它的控制之下展开的;其次就是一些外围电路,包括电源配置、接口配置等;再有连接激励板与调制模块的数模转换及其滤波电路,为后续处理模块提供感兴趣的频带范围内的模拟信号。 3.1 晶振和电源管理 利用晶振来产生高稳时钟,通过fpga内部锁相、分频来实时控制电路的时序,本设计采用15.36 mhz和20 mhz的晶振。根据供电方案,需要将+5 v直流输入电源转换为+1.5 v和+3.3 v,分别供给fpga的内核和i/o口,选用tps54613和tps54615芯片并匹配外围电路来实现电源的转换,并通过磁珠加电容的发放,构成滤波电路来优化电源。 3.2 fpga模块 fpga产生i、q两路基带数字信号,dac主要完成数模转换,生成i、q两路基带模拟输出信号。同时fpga完成对dds+pll的频综控制,实现对基带信号的上变频。通过verilog hdl编程和调用ip核[5]来实现对rs-232串口、jtag接口、变频模块和功放模块的时序逻辑控制。基带激励板通过rs-232串口与cpu互联,实现控制指令的传输;通过db25与变频模
x-y轴信号输出采用速度为10mhz的tlc7528双路d/a转换器,由凌阳单片机spce061a控制,电路图如图2.4: 图 2.4 示波器控制电路 考虑到输出的谱线较为陡峭的情况,为避免因为运放摆率过小,显示时造成拖尾现象,选用压摆率为12v/us的运放lf356。 (5)供电设计 电源系统是影响系统稳定性的重要因素。由于系统上的器件要求供电有1.5v,1.8v,3.3v, 5v, 12v等多种电压,电源系统采用了多路独立供电的方式,1.5v/1.8v/3.3v都由专用电源芯片tps54613独立供电, 5v由7805/7905提供, 12v由7812/7912提供。 同时,由于整个系统主要有高速的数字器件组成。系统在工作中,数字器件会在电源和地上引入大量的脉冲干扰。对于高精度小信号的a/d转换器,为了保证采样精度,要求采样a/d的电源和地的噪声很小。解决方案是通过π型滤波隔离数字部分和模拟部分供电,同时对数字地与模拟地实现布线隔离,并且通过电感把两部分地单点连接。电路图如图2.5: 图 2.5 π型网络 供电部分硬件电路图见图2.6。 图 2.6 供电部分硬件电路图