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的压降差,导致系统不能正常工作,同时也会增加系统噪声,因此有必要加以限制。 2 软启动电路设计 由上面分析可知,由于n2节点电压迅速变化,导致大的浪涌电流流过p功率管(vmp管)。因此只需要控制n2节点电压的变化就可以实现电流的控制,控制该浪涌电流变化无非就是控制其变化的斜率和峰值。其具体的电路原理图包括两个部分,即浪涌电流的斜率控制部分和峰值控制部分。具体的实现电路如图3所示。 2.1 浪涌电流斜率的控制 晶体管vm22和vm23构成差分对,vm16和vm17,vm18,vm19,vm20,vm28和r2构成负反馈环路,因此b节点电压会随着c节点电压上升而上升,最终b、c节点的电压值将相等。 当vm25截止,vm24导通,即控制端vcontrol的输入电压为高电平时,电容c1电压为0 v;当vm25导通,vm24截止,即控制端vcontrol的输入电压为低电平时,电流源i3将对电容充电。此时c节点的电压vc=i3t/c,假设流过vmp1管的电流为i,那么b节点的电压为vb=ir2,又因为vc=vb,所以,i=i3×t/r2c。功率管vmp管与vmp1管构
速增加。 1.3 输出缓冲级 目前,a/d 转换器中的比较器通常在时钟的跳变沿处进行比较。本文设计的电路是通过在比较级电路后增加输出缓冲级(又称后放大级)———正反馈的latch 结构来实现的,其主要作用是把比较级电路的输出信号转化为逻辑电平(0 v 或5 v)。 当使能信号enable 为低电平时,vm24关断(图1),再生节点电压无法作用于输出缓冲级电路,整个比较系统处于不工作状态。当enable 为高电平时,vm24导通,输出缓冲级电路导通。当时钟信号clk 为低电平时,vm18和vm19导通,vm16、vm17、vm20、vm21构成了一个首尾相接的放大器, 根据比较级再生节点电压的不同将比较器的输出电压vout1,vout2迅速转化为全摆幅数字电平。当clk 为高电平时,vm18和vm19关断,缓冲级电路进入锁存输出信号的状态,保证了输出结果的稳定性。 2 电路的分析和优化 2.1 比较速度 在时钟信号clk 为低电平时, 钟控比较级电路进入再生阶段,此时该部分电路的小信号模型,如图4 所示。 图4 比较级电路的小信号模型。 根据小信号