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  • 基于FPGA的规则(3，6)LDPC码译码器

    迭代译码模块、数据输入模块和数据输出模块。因为是完全平行译码方式，输入数据经过串并转换后，同时读入vnu进行迭代计算。在数据输出模块，每一次迭代完成要进行条件判别，如果cnu所有的校验结果都为零，则输出数据。或者已经完成17次迭代，此时强制输出数据。数据的输入与输出分别用不同的时钟进行控制。图6为译码器其中一帧数据的测试结果，编码之前的信息为01010101，图6中outdata为编码后数据的输出。4 fpga实现根据规则（3，6）ldpc的完全平行译码结构，选择在xilinx virtex2 xc2v1000-fg256上对其进行物理实现，译码器采用verilog硬件描述语言编写，用xilinx的开发工具ise6.1在xc2v1000上对译码器进行布局布线。通过时序分析可以看出，译码器的最大时钟频率为20mhz，以输入时钟为基准，完成17次迭代最多需要20个时钟，完成一帧数据的输入需要20个时钟，可以得出译码器的最大译码速率为：v=20×20/20=20mbps。图7为帧长为20bit的ldpc码的译码性能，因为码长较短，性能没有达到最好。这为更高速ldpc码译码器的设计打下坚实的基础，码长为1024

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