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基于FPGA流水线分布式算法的FIR滤波器的实现
]x[1]+h[2]x+h[3]x[3]=2812说明利用分布式查表算法的计算结果与直接计算结果相同，算法正确无误。查找表（2）的查表计算结果依此类推。只是需要注意：查找表（2）的数据输入x是8位数据x[4]、x[5]、x[6]、x[7]，而不是x[3]、x[2]、x[1]、x[0]。根据系数偶对称性质。x[8]、x[9]、x[10]、x[11]查查找表（2），x[12]、x[13]、x[14]、x[15]查查找表（1）。3 设计结果本系统的fpga采用xilinx公司的virtex-e系列中的xcv100e fpga，使用的软件是xilinx公司的ise5.2i及modelsim公司的modelsim时序仿真工具，对fir滤波器进行描述编程使用的是vhdl语言。实现fir滤波器的最上层的原理图如图4所示，输入16个8位数据data_in={1,-1,3,2,2-1,1,-1,1,-1,3,2,2,-1,1,1}。系统仿真的时序图如图5所示。所设计fir滤波器的幅频、相频、单位脉冲冲激响应如图6～8所示。fir滤波是dps的基本运算形式这一。本文介绍的基于fpga的分布式算法提高了系统运行的速度并且
软件无线电设计中ASIC、FPGA和DSP的选择策略
考虑dish network公司在数字视频广播中采用的纠错机制。在该系统中速率高达27.647mbps的多路复用数据采用reed-solomon纠错机制进行编码，该机制为每188个数据字节直接生成16个奇偶校验字节，并生成最大为30mbps的合成数据率。在5,000个时钟周期中，tms320c6203可解码204个字节的reed-solomon代码字。为实现所需的数据吞吐量，在300 mhz频率下，cpu必须实现近50%的利用率，而消耗的功率约为1.53w。与此相反，在xilinx xcv100e上实现的reed-solomon解码器设计消耗的功率仅为200mw。这是一个巨大的改进，可以与商用reed-solomon asic(如advanced hardware architectures公司的aha4011c)具备的性能相媲美。器件选择表3总结了上述结果。表中每类器件按1至5的标度主观地设定功率极限，1表示该类较差的选择，而5则表示最佳选择。有了上述分析，也就不难得到采用asic、fpga和dsp器件设计软件无线电的区分原则，这些原则归纳如下：1. asic只需提供

基于FPGA流水线分布式算法的FIR滤波器的实现
2]x+h[3]x[3]=2812 说明利用分布式查表算法的计算结果与直接计算结果相同，算法正确无误。查找表（2）的查表计算结果依此类推。只是需要注意：查找表（2）的数据输入x是8位数据x[4]、x[5]、x[6]、x[7]，而不是x[3]、x[2]、x[1]、x[0]。根据系数偶对称性质。x[8]、x[9]、x[10]、x[11]查查找表（2），x[12]、x[13]、x[14]、x[15]查查找表（1）。 3 设计结果本系统的fpga采用xilinx公司的virtex-e系列中的xcv100e fpga，使用的软件是xilinx公司的ise5.2i及modelsim公司的modelsim时序仿真工具，对fir滤波器进行描述编程使用的是vhdl语言。实现fir滤波器的最上层的原理图如图4所示，输入16个8位数据data_in={1,-1,3,2,2-1,1,-1,1,-1,3,2,2,-1,1,1}。系统仿真的时序图如图5所示。所设计fir滤波器的幅频、相频、单位脉冲冲激响应如图6～8所示。 fir滤波是dps的基本运算形式这一。本文介绍的基于fpga的分布式算法提高了系统运

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