所有当今的通信设备都需要为发射器配备且相位噪声低的频率源。超外差电路中的本地振荡器的接收器也需要的频率源。如果通信设备是手机、平板电脑或类似的电池供电设备，则该频率源的功率必须非常低。您可以使用晶体作为频率源。它会稳定且干净。
　　但是，这些设备通常需要额外的频率源用于数字和数据传输部分。这包括但不限于 MCU、DSP、FPGA 和 ASIC。很快，您将使用大量晶体和大量 PC 板空间。任何可以将这些时钟连接在一起的方法都应该有所帮助。这意味着同步它们或使用公共主时钟来合成其他频率。对于频率合成，我们需要一个 PLL（锁相环）或更好的 DLL（数字锁定环）。
　　近在 IEEE ISSCC 会议上发表的一篇论文[1] 讨论了一种用于乘法 DLL (MDLL) 的新型 IC 设计。MDLL 是频率合成器的。该设备可在 0.45V 的电源电压下工作，功耗为 423nW。显然，设计人员在设计这款 IC 时考虑到了手持设备。
　　使用 MDLL 时，您仍然需要其他（大多数）与主时钟（晶体振荡器）同步的自由运行振荡器。这些振荡器需要低功耗，并且应尽可能少地占用 PC 板空间。同样，该 IC 的设计人员找到了一种巧妙的方法来实现这一点。

　　他们从概念上以 RC 网络开始，注意到对于任意低频，要么需要较大的 R 和较小的 C，要么反之亦然。使用较大的 R 版本，功耗会更小，因此设计师从那里开始。设计师没有尝试在硅中制造非常大值的电阻器，而是考虑到可控性的需求，采取了不同的方法。他们用 P 沟道 FET 代替电阻器作为电流源。他们利用 FET 的漏电特性，漏极接地或处于 (+) 电源电位（可切换）。

　　当 P-FET 的漏极连接到 +V 时，iLKG 为高电平；当漏极接地时，iLKG 为低电平。（参见参考文献 1）
　　当 P-FET 的漏极连接到 +V 时，i LKG 为高电平；当漏极接地时，i LKG 为低电平。
　　这是数控振荡器的。他们使用多个 FET 电容网络来创建 MDLL。参考频率取自 32kHz 晶体振荡器。

　　测量的相位噪声看起来相当不错。以下是 N=100（即 f OUT = 3.2MHz）的经验测试结果：

　

　　正是在这些条件下，设计人员测量的功耗为 423nW。相位噪声表明 32kHz 以下的带内噪声被抑制。1MHz 偏移处的带外噪声为 -95dBc/Hz。