在集成电路领域，闩锁效应（Latch - up）是一个需要重点关注的问题。它可能会导致芯片损坏，影响电路的正常功能。下面我们将详细介绍闩锁效应的形成原理和测试流程。

一、闩锁效应的基本概念

在 CMOS 电路中，存在寄生的 PNP 和 NPN 晶体管。当它们相互影响，在 VDD 与 GND 间形成一个低阻通路，产生大电流，终烧坏芯片，这种现象就被称为闩锁效应，简称 Latch - up。随着 IC 特征尺寸不断缩小，集成度日益提高，闩锁效应发生的可能性也越来越大。由于它可能导致整个芯片彻底报废，所以在质量检测（QUAL 测试）中，闩锁效应是必须检查的项目之一，并且它与静电放电（ESD）防护也密切相关。

二、闩锁效应的形成原理

在 CMOS 电路中，晶体管之间存在 PN 结。正常工作情况下，三极管处于截止状态，不会发生 Latch - up 现象。然而，当受到外界来自电源、I/O、ESD 静电泄放等的干扰时，就可能触发 Latch - up。

当一个 PNP 晶体管的集电极连接到 NPN 晶体管的基极，且结反向偏置电压超过一定阈值时，Latch - up 现象就会发生。例如，当一个 PNP 晶体管被激活时，它会通过连接的 NPN 晶体管的基极传导电流，导致 NPN 晶体管也被激活，从而形成一个正反馈回路。

从电路结构上看，其左半部分相当于一个 P 管放大电路，右半部分相当于一个 N 管放大电路，且它们的输入输出首尾相连，形成一个正反馈环路。当受到干扰时，PNP 管打开，输出端产生电流 I1，I1 流经 NPN 管放大成 I2 后又输入到 PNP 管的基极，使得 PNP 管的输出端电流 I1 继续增加，I1 增加又导致经 NPN 管放大后的 I2 增加，如此形成正反馈环路，电流不断增加。

电路中会出现一个低电阻的路径（图表 2 红色线条所示），导致异常电流流过，这会使电路失去控制，可能导致器件损坏或电路功能失效。

三、闩锁效应的测试流程

Latch - up 测试是集成电路可靠性测试的重要项目之一，主要用于检测芯片在异常电压或电流条件下是否会出现闩锁效应。

1. 测试标准：Latch - up 测试主要依据 JESD78F 标准进行，该标准将 Latch - up 测试分为电流测试（I - test）和电压测试（V - test）。
2. 测试准备条件
   • 测试温度：一般为室温 25℃，也可根据特殊需求设定特殊温度。
   • 芯片引脚定义：明确 POWER、GND、INPUT、OUTPUT、I/O 等引脚。
   • 供电引脚及 IO 引脚的工作电压：确定 POWER 引脚及 INPUT、OUTPUT、I/O 等 IO 引脚的工作电压。
3. 测试内容
   • 电流测试（I - test）：用于测试非电源管脚，分为正向注入和负向抽取两种。正向注入电流会使端口电压升高，负向抽取电流会使端口电压降低。测试要求正向电流测试≥100 mA，负电流测试≥ - 100 mA。
   • 电压测试（V - test）：用于测试电源管脚，测试电压为 1.5VCCmax 或者 MSV（MSV 表示 Maximum Stress Voltage，即允许工作电压）。

具体测试流程如下：

• V - test 测试流程
  • 对所有输出和 I/O 悬空，所有输入管脚置于高电平偏置，所有 VDD 分别加电为对应的 Vmax 电压，测量各 VDD 到 GND 的漏电流 I - pre。
  • 对待测管脚施加 V - test 源，触发电压取 1.5×VCCmax 或 MSV，触发时间一般取 10ms。
  • 去除触发源后将被测管脚复原，测量漏电流 I - post，进行失效判断。若 I - pre≤25mA，失效标准为 I - post > I - pre + 10 mA；若 I - pre > 25 mA，失效标准为 I - post > 1.4 × I - pre。
  • 如果没有发生 Latch - up，对所有输出和 I/O 悬空，将所有输入管脚都置于低电平偏置，所有 VDD 分别加电为对应的 Vmax 电压，测量各 VDD 到 GND 的漏电流 I - pre，重复实验。
  • 重复以上步骤，直到每个电源 Vsupply 管脚（或管脚组合）都通过测试。

[此处应插入原文中的图表 3 和图表 4，但原文未提供图片链接，若后续能获取图片，可将图片插入此处]

• I - test 测试流程
  • 对所有非待测的输出和 I/O 悬空，所有输入管脚置于高电平偏置，所有 VDD 分别置于对应的 Vmax 电压。
  • 测量各 VDD 到 GND 的漏电流 I - pre。
  • 对待测管脚施加 I - test 源，正电流触发限压取该测试管脚的 1.5 × VmaxOP，负电流触发限压取该测试管脚的 - 0.5×Vmax，触发时间一般取 10ms。
  • 去除触发源后将被测管脚复原，测量漏电流 I - post，进行失效判断。失效判断标准与 V - test 相同。
  • 如果没有发生 Latch - up，对所有未接受测试的输出和 I/O 悬空，将所有输入管脚都置于低电平偏置，所有 VDD 分别加电为对应的 Vmax 电压，测量各 VDD 到 GND 的漏电流 I - pre，重复实验。
  • 重复以上步骤，直到所有 IO 管脚都通过测试（除待测试管脚外的其他非输入的 IO 管脚均悬空）。