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altera stratix 的管脚配置问题 |
| 作者：windirl 栏目：EDA技术 |
不用的全局时钟管脚怎么配置啊 EP1S10中全局时钟16个 HANDBOOK上说不用的CLK0n,CLK2n,CLK9n,CLK11n必须接地但其他的CLK()n可以配置成IO口 那么不用的CLK(0-15)p该怎么配置啊?是不是只要不能配置成IO口输入,不用时就该接地? 第一次使用fpga,请指教,谢谢了 |
| 2楼： | >>参与讨论 |
| 作者： xjg1111 于 2005/1/15 14:39:00 发布：
re 最好接地， 免得输入悬空时，引入干扰。 其它的IO不用悬空就可以了。 |
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