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vhdl和verilog的文件在一个设计里，怎么编译不能通过！！ |
| 作者：jansea 栏目：EDA技术 |
有些模块用vhdl写，有些用verilog写，相互调用后，在ise里编译时，会出现一个莫名的错误：把编译到的第一个vhdl文件中第一行注释开始符号“－－”认为是一个错误，说expecting a "EOF",but found a "-"! 哪位dx知道是怎么回事吗？ 不管把哪个vhdl文件放在前面，都报出那个文件有这种问题，怀疑是编译环境对vhdl和verilog混合设计的支持问题！但不知道怎么解决？ |
| 2楼： | >>参与讨论 |
| 作者： hexiaoxiao 于 2005/4/5 10:29:00 发布：
为什么要用两种语言呢? |
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| 3楼： | >>参与讨论 |
| 作者： quinn 于 2005/4/5 21:00:00 发布：
Why do you choose the mix design? |
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| 4楼： | >>参与讨论 |
| 作者： jansea 于 2005/4/5 22:35:00 发布：
hehe有现成的模块 不想自己动手写，当然时间也不允许，所以想调用咯 |
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| 5楼： | >>参与讨论 |
| 作者： reggae 于 2005/4/24 0:27:00 发布：
re ISE有自己提供的仿真工具吗？一般都是第三方的工具吧？支持混合仿真的工具不是很多，不过MODELSIM支持的 |
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| 6楼： | >>参与讨论 |
| 作者： jansea 于 2005/4/24 22:49:00 发布：
改了，把vhdl的模块改成verilog了 这样当然就没有问题了，不过花了好几天功夫！ |
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