|
|||||||||||
| 技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统 驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe |
请问在vhdl中，std_logic的取值如果是‘H.......’，如何综合？ |
| 作者：yangdw1024 栏目：EDA技术 |
std_logic的取值是一个九值的系统，如果在程序中用到 比如给信号赋值为'H',或‘l‘等值（好像代表弱上拉、下拉），系统是怎么综合的？这些值仅仅适用于仿真还是可以比综合的？ |
| 2楼： | >>参与讨论 |
| 作者： yangdw1024 于 2005/4/29 8:58:00 发布：
怎么没有人回答？ |
|
| 3楼： | >>参与讨论 |
| 作者： kartoffel 于 2005/4/29 10:41:00 发布：
Re 在数字器件中可实现的只有X或－，0，1，Z，其他类型通常不可综合 |
|
| 4楼： | >>参与讨论 |
| 作者： yangdw1024 于 2005/4/29 11:49:00 发布：
3ks |
|
|
|
| 免费注册为维库电子开发网会员，参与电子工程师社区讨论，点此进入 |
Copyright © 1998-2006 www.dzsc.com 浙ICP证030469号 |