|
|||||||||||
| 技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统 驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe |
求助：vhdl编译时出现下面的问题，请问高手怎么解决？ |
| 作者：luckmanwyz 栏目：EDA技术 |
vhdl编译时出现下面的问题，请问高手怎么解决？ Error: VHDL error at receiver.vhd(169): can't synthesize LOGIC for statement with conditions that TEST for the edges of multiple clocks |
| 2楼： | >>参与讨论 |
| 作者： fidodido 于 2005/9/18 13:52:00 发布：
re can't synthesize LOGIC for statement with conditions that TEST for the edges of multiple clocks 出现重复的时钟边沿触发，以致不能综合。 |
|
| 3楼： | >>参与讨论 |
| 作者： feng_zc 于 2005/9/18 14:32:00 发布：
多个时钟边沿触发 |
|
|
|
| 免费注册为维库电子开发网会员，参与电子工程师社区讨论，点此进入 |
Copyright © 1998-2006 www.dzsc.com 浙ICP证030469号 |